借力PDK应对扩散效应长度处理

MOS BSIM模型内的扩散效应长度会显著影响130nm及以下工艺的模拟电路仿真。这些也被称作应力效应，来源于限定晶体管的浅沟道绝缘，在仿真中由表述门到扩散边沿距离的实例参数sa、sb和sd获取。这些距离影响器件门限阀值和内部原子的迁移性，该迁移性影响晶体管匹配且在电流镜中产生大的误差。

电路设计师希望电路仿真尽可能与后布局仿真接近以避免器件在原理图和布局方面工作的差异所必须进行的改变。为使原理图仿真更好地与后布局仿真匹合，设计师必须估算原理图中的器件如何在布局中进行整合，并能控制用于建模布局特征的参数。

预测布局取决于电路和布局设计师间的沟通，既可手工也可自动完成。手工沟通由在原理图上做的注释构成；自动沟通由类似约束编辑器等工具实现。控制仿真参数的能力取决于工艺设计工具包(PDK)的设定。

在Cadence模拟/混合信号设计中心，电路设计师能利用PDK参数控制扩散长度(LOD)参数。首先，一个布尔实例参数为sa和sb设定了更宽泛的值。然后将值设定为一个更大的固定值(例如3u)。

在原理图仿真以后，在LVS中对宽泛值进行检查，以保证它们在布局中能得以满足。物理验证工具提取实际值，该过程包括在后布局仿真环节。若设计师预期该器件将被放在一个LOD效应将被最小化的晶体管链中，则应设定该布尔参数。为在敏感电路中能更多地控制LOD效应，我们添加了直接编辑sa和sb的能力。

为多次光刻控制及作为无需增加基层的S/D容抗就可增加sa和sb的一条途径，晶体管两端伪栅(dummy gate)数量的选择(在“关闭”状态下连在一起)也被包含在MOS pcell中。虚拟参数直接为晶体管pcell布局添加指示(finger)，而不是等以后由布线工程师手工添加它们。

预测LOD效应，需在电路和布线设计师间进行沟通。采取恰到好处的作法可减轻LOD效应，电路设计师借助PDK在原理图仿真阶段可成功配合后布局仿真。

作者：

Larry Aschliman

设计工程师

Cadence

lda@cadence.com