千兆位设备PCB的信号完整性设计

本文主要讨论在千兆位数据传输中需考虑的信号完整性设计问题，同时介绍应用PCB设计工具解决这些问题的方法，如趋肤效应和介质损耗、过孔和连接器的影响、差分信号及布线考虑、电源分配及EMI控制等。

通讯与计算机技术的高速发展使得高速PCB设计进入了千兆位领域，新的高速器件应用使得如此高的速率在背板和单板上的长距离传输成为可能，但与此同时，PCB设计中的信号完整性问题(SI)、电源完整性以及电磁兼容方面的问题也更加突出。

信号完整性是指信号在信号线上传输的质量，主要问题包括反射、振荡、时序、地弹和串扰等。信号完整性差不是由某个单一因素导致，而是板级设计中多种因素共同引起。在千兆位设备的PCB板设计中，一个好的信号完整性设计要求工程师全面考虑器件、传输线互联方案、电源分配以及EMC方面的问题。

高速PCB设计EDA工具已经从单纯的仿真验证发展到设计和验证相结合，帮助设计者在设计早期设定规则以避免错误而不是在设计后期发现问题。随着数据速率越来越高设计越来越复杂，高速PCB系统分析工具变得更加必要，这些工具包括时序分析、信号完整性分析、设计空间参数扫描分析、EMC设计、电源系统稳定性分析等。这里我们将着重讨论在千兆位设备PCB设计中信号完整性分析应考虑的一些问题。

高速器件与器件模型

尽管千兆位发送与接收元器件供应商会提供有关芯片的设计资料，但是器件供应商对于新器件信号完整性的了解也存在一个过程，这样器件供应商给出的设计指南可能并不成熟，还有就是器件供应商给出的设计约束条件通常都是非常苛刻的，对设计工程师来说要满足所有的设计规则会非常困难。所以就需要信号完整性工程师运用仿真分析工具对供应商的约束规则和实际设计进行分析，考察和优化元器件选择、拓扑结构、匹配方案、匹配元器件的值，并最终开发出确保信号完整性的PCB布局布线规则。因此，千兆位信号的精确仿真分析变得十分重要，而器件模型在信号完整性分析工作中的作用也越来越得到重视。

元器件模型通常包括IBIS模型和Spice模型。由于板级仿真只关心输出管脚经过互联系统到输入管脚的信号响应，同时IC厂家不希望泄漏器件内部详细的电路信息，且晶体管级Spice模型仿真时间通常难以忍受，所以IBIS模型在高速PCB设计领域逐渐被越来越多的器件厂家和信号完整性工程师所接受。

对于千兆位设备PCB系统的仿真，工程师经常会对IBIS模型的精确性提出质疑。当器件工作在晶体管的饱和与截止区时，IBIS模型缺乏足够详细的信息来描述，在瞬态响应的非线性区域，用IBIS模型仿真的结果不能像晶体管级模型那样产生精确的响应信息。然而，对于ECL类型器件，可以得到和晶体管级模型仿真结果很吻合的IBIS模型，原因很简单，ECL驱动器工作在晶体管的线性区域，输出波形更接近于理想的波形，按IBIS标准可以得到较为精确的IBIS模型。

随着数据传输速率提高，在ECL技术基础上发展起来的差分器件得到很大发展。LVDS标准和CML等使得千兆位信号传输成为可能。从上面的讨论可知，由于电路结构和相应的差分技术应用，IBIS标准仍然适用于千兆位系统的设计。已发表的一些IBIS模型在2.5Gbps LVDS和CML设计中的应用文章也证明了这一点。

由于IBIS模型不适用于描述有源电路，对于许多有预加重电路进行损耗补偿的Gbps器件，IBIS模型并不合适。因此，在千兆位系统设计中，IBIS模型只有在下列情况下才可以有效工作：

1．差分器件工作在放大区(线性V-I曲线)

2．器件没有有源预加重电路

3．器件有预加重电路但是没有启动(短的互联系统下启动预加重功能可能导致更差的结果)

4．器件有无源预加重电路，但是电路可以从器件的裸片上分离。

数据速率在10Gbps或以上时，输出的波形更像正弦波，这时Spice模型就更适用。

损耗影响

当信号频率升高，传输线上的衰减就不可忽略。此时需要考虑由导体串连等效电阻和介质并联等效电导引起的损耗，需使用有损传输线模型进行分析。

有损传输线等效模型如图1，从图中可以看出，表征损耗的是等效串连电阻R和等效并联电导G。等效串连电阻R是直流电阻和趋肤效应引起的电阻，直流电阻为导体本身的电阻，由导体的物理结构和导体的电阻率决定。当频率升高，趋肤效应开始作用，趋肤效应是当高频信号通过导体时，导体中的信号电流集中于导体表面的现象。在导体内部，沿导体截面信号电流密度呈指数衰减，电流密度减小为原来1/e时的深度叫趋肤深度。频率越高，趋肤深度越小，导致导体的电阻增加。趋肤深度与频率的平方根成反比。

等效并联电导G也称为介质损耗(Dielectric Loss)。在低频时，等效并联电导与介质的体电导率和等效电容有关，而当频率升高时，介质损耗角开始起主导作用。此时介质电导率由介质损耗角和信号频率决定。

一般来说，当频率小于1GHz时，趋肤效应损耗起主要作用，频率在1GHz以上时，介质损耗占据主导。

在仿真软件中可以设置介电常数、介质损耗角、导体电导率以及截止频率，软件在仿真时会根据传输线的结构考虑趋肤效应与介质损耗的影响。如果仿真衰减，一定要根据信号的带宽设置相应的截止频率，带宽由信号边沿速率决定，许多622MHz信号与2.5GHz信号边沿速率差别不大，另外在有损传输线的模型中也可以看到等效电阻和电导随频率变化而不同。

从图2中可看出，损耗使信号的上升沿变缓，即减小了信号的带宽，并且损耗减小了信号的幅度。从另一方面讲，这对于抑制信号过冲是有好处的。

传输线的串扰也会影响损耗，串扰决定于传输线物理结构、耦合长度、信号强度和边沿速率。在一定长度后串扰会饱和，损耗却不一定增加。

过孔和连接器的影响

过孔将信号输送到板子的另一侧，板间的垂直金属部分是不可控阻抗，而且从水平方向变为垂直方向的拐点是一个断点，会产生反射，应尽量减少它的出现(图3)。

在千兆位系统设计仿真中，要考虑过孔的影响，需要有过孔模型。过孔的模型结构为串连电阻R、电感L和并联电容C形式。根据具体应用和精度要求，可以采用多个RLC结构并联的形式，并考虑与其它导体间的耦合，此时过孔模型就是一个矩阵。

过孔模型的获取有两种方法，一种是通过测试例如通过TDR来获得,另一种可以通过3D的场提取器(Field Solver)根据过孔的物理结构来提取。

过孔模型参数与PCB的材料、叠层、厚度、焊盘/反焊盘尺寸、以及与其连接的连线的连接方式有关。在仿真软件中，根据精度要求可以设置不同的参数，软件会依据相应的算法提取过孔的模型并在仿真时考虑其影响。

在千兆位系统PCB的设计中尤其要考虑连接器的影响，现在高速连接器技术的发展已经可以很好地保证信号传输时阻抗与地平面的连续性，设计中对连接器的仿真分析主要采用多线模型。

连接器多线模型是在三维空间下，考虑管脚间的电感和电容耦合提取出来的模型。连接器多线模型一般使用三维场提取器提取出RLGC矩阵，一般是Spice模型子电路形式。由于模型结构复杂，提取和仿真分析时都需要较长的时间。在SpecctraQuest软件中，可以把连接器的Spice模型编辑成Espice模型，赋给器件或直接调用，也可以编辑成DML格式的封装模型赋给器件使用。

差分信号及布线考虑

差分信号具有抗干扰强、传输速率高的优点，在千兆位信号传输中，可以更好降低串扰、EMI等的影响，其耦合形式有边沿耦合与上下耦合、松耦合和紧耦合等形式。

边沿耦合与上下耦合相比具有更好降低串扰、布线方便、加工简单等优点，上下耦合更经常应用于布线密度大的PCB 板。紧耦合相对于松耦合具有更好的抗干扰能力，并能减小串扰，松耦合则可更好控制差分走线阻抗的连续性。

具体的差分走线规则要根据不同的情况考虑阻抗连续性、损耗、串扰、走线长度差异等的影响。差分线最好用眼图来分析仿真结果。仿真软件可以设定随机序列码产生眼图，并且可以输入抖动与偏移参数分析其对眼图的影响。

电源分配与EMC

数据传输速率的提高伴随着更快的边沿速率，需要在更宽的频带内保证电源稳定性。一个高速系统可能会通过瞬态10A的电流，并且要求电源最大纹波50mV，也就是说要保证一定频率范围内电源分配网路的阻抗在5mΩ以内，例如信号的上升时间小于0.5ns，要考虑的频宽范围达1.0GHz。

在千兆位系统设计中，要避免同步噪声(SSN)的干扰，保证电源分配系统在带宽范围内具有较低阻抗。一般在低频段，采用去耦电容降低阻抗，高频段主要考虑电源、地平面分布。图4显示了电源、地平面层考虑去耦电容和没有考虑去耦电容影响时，阻抗变化的频率响应图。

SpecctraQuest软件可以分析由于封装结构造成的同步噪声的影响，其中的Power Integrity(PI)软件采用频域分析电源分配系统，可以有效地分析去耦电容数量与位置以及电源、地平面的影响效果，帮助工程师进行去耦电容选择以及放置位置、布线和平面分布分析。

EMC即电磁兼容性，产生的问题包含过量电磁辐射及对电磁辐射敏感性两方面。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行EMC仿真的软件工具，但EMC的问题可以由许多电磁方面的原因引起，仿真参数和边界条件设置很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMC的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制，设计完成测试验证后又可以形成新的规则应用到新的设计中。

作者：钟章民

高速技术中心技术顾问

Cadence