用于PCB品质验证的时域串扰测量法

随着通信、视频、网络和计算机技术领域中数字系统的运行速度日益加快，对此类系统中的印刷电路板(PCB)的品质要求也越来越高。早期的PCB设计在面临信号频率日益增高和脉冲上升时间日益缩短的情况下已无法保证系统性能和工作要求。在目前的PCB设计中，我们需要利用传输线理论对PCB及其组件(边缘连接器、微带线和元器件插座)进行建模。只有充分了解PCB上串扰产生的形式、机制和后果，并采用相应技术最大程度地加以抑制，才能帮助我们提高包含PCB在内的系统的可靠性。本文主要围绕PCB设计展开，但相信文中所讨论的内容也有助于电缆和连接器的表征等其它应用场合使用。

串扰可能造成的后果

PCB设计师之所以关心串扰这一现象，是因为串扰可能造成以下性能方面的问题：

>噪声电平升高，

>有害尖峰毛刺，

>数据边沿抖动，

>意外的信号反射。

这几个问题中哪些会对PCB设计有所影响取决于多方面因素，比如板上所用逻辑电路的特性、电路板的设计、串扰的模式(反向还是前向)以及干扰线和被干扰线两边的端接情况。下文提供的信息可帮助读者加深对串扰的认识和研究，从而减小串扰对设计的影响。

研究串扰的方法

为了尽可能减小PCB设计中的串扰，我们必须在容抗和感抗之间寻找平衡点，力求达到额定阻抗值，因为PCB的可制造性要求传输线阻抗得到良好控制。在电路板设计完成之后，板上的元件、连接器和端接方式决定了哪种类型的串扰会对电路性能产生多大的影响。利用时域测量方法，通过计算拐点频率和理解PCB串扰(Crosstalk-on-PCB)模型，可以帮助设计人员设置串扰分析的边界范围。

时域测量方法

为了测量与分析串扰，可采用频域技术观察频谱中时钟的谐波分量与这些谐波频率上EMI最大值之间的关系。不过，对数字信号边沿(从信号电平的10%上升到90%所用的时间)进行时域测量也是测量与分析串扰的一种手段，而且时域测量还有以下优点：数字信号边沿的变化速度，或者说上升时间，直接体现了信号中每个频率成分有多高。因此，由信号边沿定义的信号速度(即上升时间)也能够帮助揭示串扰的机制。而上升时间可直接用于计算拐点频率。本文将使用上升时间测量方法对串扰进行阐述和测量。