用Aldec公司的HES系统快速实现各类IC设计的高级硬件加速仿真

硬件仿真加速系统(HES)采用了增量原型技术，在不同的设计验证阶段可以把用户设计中的模块以递增的方式移植到硬件中，随着用户设计中硬件移植比例的增加，仿真速度逐渐提升。以往在HDL软件仿真器中需要运行数天的验证工作在HES系统中只需要几分钟即可完成。HES系统针对ARM、MIPS等嵌入式系统及存储器设计有专门的解决方案，可以大大提高仿真验证速度及软硬件协同验证调试的灵活性。HES系统的使用非常简单，它不需额外的JTAG接口，电缆以及电源等，完全通过PCI总线接口实现和主计算机的通信。

HES系统中的硬件加速板采用PCI总线(支持32和6?位PCI总线)在软件和硬件之间建立了连接，并且利用先进的技术解决了硬件和软件速度不一致的问题，保证了加速仿真的结果和实际结果完全一致。HES系统通过DVM(Design verification manager)工具把硬件模型和软件仿真器连接到一起，DVM可与任意软件仿真器组成强大的IC验证系统。HES硬件加速板通过子板(Daughter Board)接口实现级联，以满足大型系统的验证需求；HES硬件加速板还支持网络化的团队设计。HES的硬件加速板有多种不同型号，支持Xilinx和Altera多种FPGA器件，设计师可以根据设计规模等选择满足自己需要的HES硬件加速板。目前单块HES板最大可以支持1200万门的设计，多板级联可以对高达4800万门的设计进行验证。

针对于带有大量存储器的设计，HES提供了专门的解决方案。普通HES硬件加速板上带有128M bit的存储器，包括DDR、SDRAM、SSRAM、DPRAM等类型；只需通过DVM设置外部存储器(FPGA芯片以外)。针对用户的大容量存储器设计(大于128M bit)，Aldec公司提供了带有大容量存储器的HES硬件加速板，如提供256M bit存储器的HES1x2000板。用户也可以级联多块HES硬件加速板，增加对设计和存储器的加速仿真能力。除此之外，用户还可以通过插入子板(Daughter Board)的方式实现大容量存储器，Aldec公司为用户提供了多种大容量存储器子板。

图1显示了HES系统快速实现硬件加速仿真的流程。其中包括了SoC的软/硬件加速协同验证流程。

图 1： Aldec公司的HES硬件仿真加速系统的开发流程。

用HES系统快速实现高级硬件加速仿真

HES系统可以快速实现系统集成测试阶段的硬件加速仿真应用。并且通过开放的API编程接口，用户能够开发自定义的测试应用程序，例如开发带GUI图形界面的交互式控制软件。DVM(Design Verification Manager)工具能够自动实现设计代码到多颗FPGA芯片的划分，并且自动完成ASIC代码到FPGA代码的转换，例如门控时钟逻辑到时钟使能逻辑的转换，存储器IP的自动转换等。HES系统还提供了设计内部的调试能力，用户在DVM中可以指定RTL级或网表级需要追踪的内部信号，并有DVM自动完成代码修改等操作；除此之外，HES系统还支持Xilinx公司的ChipScope片内逻辑分析器。

通过API编写无须HDL仿真器的C/C++测试激励程序

DVM工具提供了C/C++ API应用编程接口。用户可以通过API直接访问和控制硬件仿真加速电路板：如开发C语言的测试激励，开发带有GUI图形界面的交互式控制软件。

通常，硬件加速仿真系统的加速性能受到HDL软件仿真器的限制。通过编写独立于仿真器的C/C++测试激励程序能够最大程度上消除仿真器带来的性能瓶颈。