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基于DDS驱动PLL结构的宽带频率合成器设计
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2 电路分析与仿真
为了分析和*估提出的频率综合器性能，采用ADISimPLL软件对该方案的相位噪声模拟仿真。仿真结果如图4，图5所示。这里给出频率为810 MHz，环路带宽为120 kHz的相位噪声仿真图形以及锁定时间图形，从图中可以看出，该方案满足了设计目标的要求。
3 实验及测量结果
为了检验文中给出的频率综合器性能，使用Agi-lent E4401B对扫频源的相位噪声、杂散进行测量，测量结果如图6～图8所示。594~999 MHz包含了很多频点，测试时选择了一系列较有代表性的点进行测量，限于篇幅，这里给出810 MHz频点相位噪声和杂散的测量结果。由图可见，相噪为-92 dBc／。
4 结语
介绍了一种采用DDS激励PLL的频率合成器，有效地克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。取长补短实现频率合成，实现了单一技术难以达到的效果。
来源：维库开发网
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