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基于FPGA的扫频信号源的研究与设计
2.3 ROM压缩算法
在设计中为节省ROM的空间,尽量节省芯片资源,通常累加器的寄存器输出只有其高K位被用于频率合成,其余的较低的N-K位则舍弃不用,这就是所谓的相位截断。在实际应用中,还希望进一步节约ROM的占用,而ROM压缩最简单的方法是利用正弦信号的对称性,利用一个象限的信号通过地址变换来表示全部的正弦信号。
sin(x)函数在0~2π区间内,它是关于x=π的奇函数。即:
所以只需将0~2π区间的相位编码减去π,求出其幅度值后在加移负号,这样的效果就相当于直接对π~2π区间相位求sin值。这个负号要以数字编码的形式表现出来,所以,π~2π区间的幅度序列是0~π区间幅度序列的补码。在0~π区间,sin(x)函数是关于x=π/2的偶函数。所以:
可见,当相位处于π/2~π区间时,将此时的相位编码减去π/2后,在以π/2为模对其求补,这样得到的相位值就是处于0~π/2区间并和原相位值有相同的函数值,在以这个相位码对ROM寻址,得出的幅度就是π/2~π区间对应幅值序列。即ROM中只存储0~π/2的幅度序列,然后通过相位求补,获得0~π的幅度码,通过幅度求补获得π~2π的幅度码。优化后的相位码到幅度码的转化框图如图3所示。
这样就完成了整个波形的拼接,实现用ROM只存储1/4周期波形而可以输出整个周期,减少了ROM的2位地址,ROM表压缩比达到了4:1,且硬件电路比较容易实现。
3 信号调理电路
信号调理电路包括低通滤波器和功率放大2部分。
经过D/A转化输出信号含有高频噪声,故要对其进行滤波处理,滤除不需要的频率分量,以便输出频谱纯净的正弦信号。本系统选用7级椭圆低通滤波器,其截止频率为9.8 MHz。功率放大部分是为了提高扫频信号源驱动后级负载的能力。该放大电路选用高速宽带运放MAX 4117及三极管2N2905,2N2219,其带宽可达到300 Mb/s,输入输出阻抗均为50 Ω。
4 系统性能及测试结果
本系统采用Altera公司的EP2C20F484C8为主控制器,D/A转换器选用AD公司的AD9761,AD9761是一个双通道,具有40 MSPS的精度为10位的高速CMOS DAC,并内置2倍数插值FIR滤波器。
在QuartusⅡ中进行时序仿真,系统的局部仿真结果如图4所示。
通过QuartusⅡ中的嵌入式逻辑分析仪SignalTapⅡ分析结果如图5所示。
测试结果表明,本系统设计的扫频信号源在线性扫频模式下,完全达到了预期的设计目的。
系统最终在硬件电路中测试结果如下:最大扫频范围:DC~10 MHz,扫频宽度可在此范围内任意设定;最小扫频步长:50 Hz;扫频速度:100 Hz/s;输出波形幅值范围:0~5 V;幅值分辨率:50 mV。
5 结语
本扫频信号源采用DDS技术,完成对相位累加器和相位幅度转化电路的优化设计,与相比利用FPGA芯片将扫频信号源的硬件电路集成在一个片上系统,提高整个系统的工作频率,并减少了寄存器的占用数量。
所有电路模块采用Verilog HDL语言进行RTL级描述,并完成逻辑综合、布局布线、时序仿真及硬件测试,最终在硬件电路上验证了整个系统设计的正确性。测试结果表明,该扫频信号源的时钟频率可以稳定的运行于50 MHz,信号源的频率分辨率可以达到0.1 Hz,扫频范围可以在0~10 MHz之间任意设定,完全满足在中低端扫频仪中应用的要求。
作者:王全州,裴 东,杨志民,罗宝龙,李军军
(西北师范大学物理与电子工程学院 甘肃兰州 730070)
来源:现代电子技术
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