CMOS 像传感器IBIS5-B-1300的驱动时序设计

卷帘快门中有两个y方向的移位寄存器，一个指向正在被读出的行，另一个指向正在被复位的行，两个指针由同一时钟y_clock(行时钟)驱动，它们之间的差值代表了光积分时间。在卷帘快门模式下，像素的读出和复位同时进行，每行像素的复位和读出是顺序进行的(见图3)。像素的积分时间可以通过寄存器INT_TIME来修改。在这种模式下，像素在不同的时刻感光，因而在采集动态图像时会产生模糊。

在同步快门模式下，所有像素的光积分在同一时刻进行的。所有像素同时被复位，在经过光积分后，像素的值被存储在每个像素的存储节点上，然后逐行依次读出。像素的光积分和读出是串行的，在像素读出时，积分被禁止，因而可以避免卷帘快门所产生的动态图像模糊的问题。此外，同步快门支持多斜率积分，可获得比卷帘快门更高的动态范围。

综上分析，在使用这款成像器芯片时，对快门方式要根据应用的场合进行选择，在对快速运动的物体进行捕获或要求有高的动态范围时应选择同步快门；而在对图像的帧速率要求较高或要对图像进行连续采集时应选择卷帘快门。

2 基于FPGA的CMOS控制时序的设计

2．1 现场可编程门阵列FPGA

随着集成电路的发展，大规模可编程逻辑器件广泛用于电路设计领域，它具有功耗低，可靠性高的特点，同时大大减小了电路板的尺寸。FPGA的内部结构决定了FPGA在时序设计方面的优越性。该设计选用Xilinx公司的Spartan3系列FPGA芯片XC3$50作为硬件设计平台。Spar-tan3基于VirtexⅡFPGA架构，采用90 nm技术，8层金属工艺，内嵌硬核乘法器和数字时钟管理模块。从结构上看，它将逻辑、存储器、数字运算、数字处理器、I／O以及系统管理资源完美地结合在一起，使之具有更高层次、更广泛的应用。

2．2 控制时序的设计

该设计采用VHDL硬件描述语言，根据自顶向下的设计方法，将时序控制部分分为三个模块：复位模块、寄存器配置模块和快门模块。由于寄存器有两种配置方式，快门模式也有两种，因而后两部分都可以再细分为两个小模块。三个大的模块有严格的先后关系，必须在前一模块已完成后，才可开始后一模块。图4显示模块的划分及其关系。

复位模块是用来产生图像传感器所需的SYS_RE_SET信号，使传感器正常复位，内部寄存器清零，为寄存器的配置做好准备。

寄存器配置模块是用来配置图像传感器内部的12个寄存器，提供传感器工作所需的参数和方式。其中，参数有积分时间、积分方式(单斜率或多斜率)、X序列发生器的时钟间隔、SS序列发生器的时钟间隔、亚采样方式、开窗位置及大小等。

快门模块用于产生传感器工作所需的一些控制信号，针对快门方式的不同给出所需的时序控制信号。在同步快门的设计中，该设计采用单斜率积分，在此设计基础上多斜率积分容易实现。

该设计采用VHDL对各模块时序进行编程。其中，快门模块使用状态机来实现各状态之间的转换(图5显示了卷帘模块的状态转移图，图6显示了同步快门的状态转移图)。全局时钟和ADC时钟采用DCM即数字时钟管理单元来实现。

作者：孟 晗 刘学斌 胡炳樑   来源：现代电子技术