基于VHDL的 像传感器TCDl206的驱动设计

3．2．1原理图设计

确定SH、φ1、φ2和RS的参数后，则可根据它们之间的时序关系设计硬件逻辑图，如图3所示。

本设计利用CPLD作为硬件设计平台，它具有较高的灵活性，电子电路设计完成后，如果需修改时序逻辑。只需重写CPLD内部逻辑电路即可。因此，CPLD非常适合用于设计CCD驱动电路。

各个模块的设计采用VHDL语言描述。采用4 MHz的时钟CLK作为输入的时钟，Dl模块用于将时钟信号进行8分频，将4 MHz的时钟频率分成0．5 MHz。D2模块是将时钟频率分成l MHz，占空比为l：4。COUNTERll28模块和NCOUNTERll28模块分别是上升沿和下降沿计数，计数范围在0～1128之间循环，在前两个时钟为高电平，其余时间都为低电平。

电路实现是先用D1模块将4 MHz的时钟频率分成0．5 MHz，用0．5 MHz的脉冲作为COUNTERll28和NCOUNTERll28的输入端，将COUNTERll28和NCOUNTERll28的输出相与，输出结果就是SH，将D1和COUNTERll28以及NCOUNTERll28的输出进行逻辑或，则得到φ1，再将φ1反相，得到φ2，由D2模块可直接得到RS。

3．2．2模块电路的VHDL设计

每个模块的VHDL设计都包括如下部分：1)定义所需的库函数；2)定义输入、输出端口；3)对设计所需预置数初始化；4)相关功能的实现语句。CCD驱动程序主体部分设计如下：

4 设计结果仿真

图4是在Altem公司的QUARTUS II开发系统中仿真的波形．从图中可以看出，产生的4路驱动脉冲完全满足TCDl206所需的时序脉冲，达到驱动要求。

5 结束语

VHDL是一种自上向下设计的硬件描述语言，同时又具有高级语言的特性，这使得用这种硬件描述语言设计的逻辑功能比较容易实现。同时VHDL语言具有很好的可重用性和可移植能力，能够减轻工作量。利用VHDL设计整个传感器的驱动，并与硬件原理图相结合，不同于以往以单纯的硬件设计实现，这样不仅利于修改而且设计周期短。因此，基于VHDL对TCDl206驱动电路的设计是一种较实用的设计方案。