基于FPGA的时间间隔测量模块设计

由于时间间隔测量仪在实际使用中可能会受到各种干扰，在靶场实际应用中，经常会存在蚊虫干扰，冲击波干扰，细小物体和外界光线的干扰，因此，需要在时间间隔测量仪的前端做滤波程序，但由于器件自身的特性及环境的复杂性，实际应用中信号由光电靶传输到时间间隔测量仪会存在误跳变误触发现象，这种现象会导致时间间隔测量仪的误判及误测，针对这种异常现象，时间间隔测量仪可以模拟人的视觉来接收环境信息，并由神经冲动进行信息传递，采取神经网络感知识别措施非常必要，识别程序流程如图3所示。

启动时间间隔测量仪，感觉器等待信号的到来，如果有信号，立即进行感知判断，询问是否为信号l，如果为信号1，则判断是否启动计数，若计数程序正在执行上一次信号的工作，则不启动计数器，否则启动计数器并发出中断信号，发出开始信号，即使中断置为高电平，通知主控制器准备读取数据，开始置为高电平。如果不是信号l，也就是当信号2到来时，则判断是否停止计数器，如果信号2到来前未收到信号l，则感知程序可认为此时的信号2为无用信号，直接丢弃。如果信号2到来前已收到信号l，并已在计数，但若小于预设的闸门关闭时间，则不关闭闸门，即中断保持高电平不变，停止信号保持低电平。等待计数程序(计数模块)结束发出复位信号，否则发出停止信号，即使停止置为高，计数器停止计数。若计数程序结束，则发出巾断信号，使中断置为低电平，进入下一步丁作。

4 功能实现及仿真

通过QuartusⅡ开发环境，文本编辑方式，用VHDL语言进行编程，生成图元，结合顶层原理图设计，实现信号预处理模块原理图，如图4所示。

对编写的程序进行调试、编译通过，然后进行功能时序仿真，实现如果信号2到来之前已经收到信号l，并且已经在计数，但若小于预设的闸门关闭时间80 ns，则不进行闸门关闭。即中断保持高电平不变，停止信号保持低电平，感知器认为此信号为非测量信号2，继续监测信号2的到来，如图5所示。

如果信号2到来之前已经收到信号1，并且已经在计数，但若大于或是等于预设的闸门关闭时间80 ns，则进行闸门关闭，即中断由高电平跳变为低电平，停止信号由低电平跳变为高电平，感知器判断出此信号为所要测量的信号2，通知主控制器读取数据，如图6所示。

5 结论

该系统硬件设计采用Ahera公司的FPGA器件EPIC3T10017，同时软件设计采用其公司自行开发的QuartusII开发环境进行程序设计及其功能时序的仿真。实践表明，由于FPGA器件简单易学，市场占有量大，开发设计人员容易购置，开发技术易于掌握，尤其是FPGA本身功能强大，故其在工业控制领域中将占据重要的位置。这里所介绍的时间间隔测量技术可在靶场测试、激光测距、物理实验、航空航天等领域发挥良好的作用。