DP83640 IEEE 1588 PTP同步时钟输出

6. 计算纠正数值，其为平均相位误差加上两倍的参考时钟周期：

— Correction = 2 * ref_period + avg_phase_error

7. 做单步1588时钟时间调整：

— 将纠正值写入PTP_TDR。
— 将PTP_STEP_CLK（0x8）写入PTP_CTL。

3.2.1 链接丢失时维持相位对准

在使用FCO来产生CLK_OUT信号时，链接的丢失会使CLK_OUT信号在短时间内停止，造成相位对准丢失。DP83640提供三种选择来维护CLK_OUT与1588时钟对准，并在链接丢失时触发。

1. 在已知100 Mb/s的网络上使用自动协商建立链接。在此情况下，将0x803F对页面0寄存器0x1E写两次。这将使链接丢失后能保持CLK_OUT的相位对准。

此外，通过用一个2.2千欧姆电阻下拉LED_SPEED引脚电平，或将0x0181写入自动协商广播寄存器（ANAR，寄存器0x04），DP83640可被束缚在仅告知100 Mb/s的方式。若链接速度允许是10 Mb/s，则不用仅告知100 Mb/s的方式。

2. 网络速度为10 Mb/s或者不能保证是100 Mb/s，并且应用能容忍从PGM到CLK_OUT的稍高的抖动。设置PTP时钟输出控制寄存器（PTP_COC，页面6，寄存器0x14）中的14位（PTP_CLKOUT_SEL）。

3. 要求CLK_OUT上的时钟是低抖动，同时不采用选项1。如果网络设置允许，强制物理层（PHY）进入已知的100 Mb/s或10 Mb/s方式。在BMCR寄存器（寄存器0x00）内，清除12位，禁止自动协商，设置13位为100 Mb/s和8位为全双工。

4.0 抖动测试结果

4.1 测试设置

将器件与一个采用（版本1的）IEEE 1588精密时间协议的主时钟同步，以1秒的同步间隔和10毫秒的临时速率持续时间，执行了一系列的测试来测量时钟输出上的抖动。

使用Tektronix TDS784C示波器，以单个周期（100 ns）和10 μs延迟时信号（10 MHz）来测量抖动的直方图。将探针连接到器件的时钟输出信号，使用了TektronixTDS784C内部的直方图功能在特定的延迟时间点捕捉时钟信号的上升沿。在每个测试条件下大约能捕捉1000个数据点，并记录了直方图的峰峰值和标准偏差值。

4.2 测试条件

下表总结了抖动测试设置的条件。

表1. 抖动测试的测试条件

4.3 测试结果

下表显示了对于FCO和PGM源的抖动测量。

表2. 抖动测试的结果

由此数据可显而易见，尽管FCO源和PGM源的（逐周期）短期抖动可相比拟，但使用PGM源的长时间抖动性能较差。

以下图例，即图1，图2，图3和图4表征了在DP83640与主时钟同步的条件下，时钟输出信号的典型直方图。

图1. 采用FCO时钟源的逐周期的抖动直方图

图2. 采用FCO时钟源的10 μs延时抖动直方图

图3. 采用PGM时钟源的逐周期的抖动直方图

图4. 采用PGM时钟源的10 μs延时抖动直方图

作者：美国国家半导体公司   来源：维库开发网