为高性能讯号路径选择放大器和ADC(上)

由于更新、更强大的处理器和DSP实现了从前难以实现的讯号处理技术，现代电子设计已变得越来越复杂。许多设计中的类比电路变得越来越小，但电路板的其他部份亦需要获得更高性能以搭配更高的系统複杂度。随着系统时脉速度和解析度的提高，更新、功能更强的类比数位转换器(ADC)因应而生，为处理引擎提供讯号，同时也需要更高性能的类比前端(AFE)来驱动它们。目前在许多系统中，类比前端被视为系统总体性能的限制性因素。为了保证可用性能最大化，对所需设计专长的要求也随之提高。  

10年前，典型的高速类比前端设计可能涉及驱动以几十MSPS取样率取样的8或10位元类比数位转换器。然而，今天的高速8位元应用能够以接近于GSPS的取样率取样，全新12位元和14位元应用将精度和高速设计融为一体，以超过100MSPS的取样率取样。医学超音波和软体无线电等应用向来要求非常复杂的类比前端设计，但现在设计已节节提升，且在其他领域的应用也愈来愈多，如雷达、RFID(射频识别)、影像处理和量测系统等领域。因此，美国国家半导体高速放大器和资料转换器部门收到的应用支援需求大多是关于应如何更佳地驱动类比数位转换器。其它常见的问题包括：驱动这种类比数位转换器的最佳放大器是什么？如何实现类比数位转换器的最大有效位元数(ENOB)？这种类比数位转换器的最佳滤波器是哪种？  

本文旨在帮助高速资料撷取系统设计师了解驱动类比数位转换器的类比前端和时脉所带来的系统性能限制因素。为便于理解，首先将剖析通用类比前端、回顾基本的取样系统类型，并考虑取样和保持流程(hold process)机制。文中另将探讨用以驱动类比数位转换器的放大器类型及电路模组，研究重要的讯号路径设计考虑因素、介绍放大器和类比数位转换器设计中一些需要考虑的重要高速性能规格，以及透过美国国家半导体最新的差动放大器解决方桉，探讨实际的设计应用。  

通用类比前端讯号路径包括讯号源、低杂讯放大器(LNA)、类比数位转换器驱动器、通道滤波器、取样时脉和类比数位转换器等级组成。如图1所示。  

为了实现类比前端设计的解析度最大化，必须尽量削减类比前端的每一级对处理讯号造成的杂讯和失真。杂讯係数F可衡量每一级所产生的杂讯。杂讯係数F是将某一级的总输入参考杂讯除以讯号源造成的输入杂讯。最常见的杂讯係数(NF)为10 log F。不考虑滤波器的情况下，着名的Frii公式给出了总体串联路径杂讯的演算法。  

其中FLNA = LNA杂讯係数；GLNA=LNA增益；FDriver=驱动器级的杂讯係数；GDriver=驱动器级增益；FADC=类比数位转换器杂讯係数。  

从公式中可以看出，类比数位转换器驱动器杂讯和LNA的增益分别出现在分子和分母上。因此，通常在第一级选择可用最低杂讯LNA并儘量取得高一点的增益。由于驱动器杂讯要除以LNA增益，因此对整体杂讯系统的影响不大，讯号路径越远，每一等级杂讯性能的重要性将变得愈来愈低。  

低杂讯放大器下面是类比数位转换器驱动级(driver stage)。在一个需要对低至0Hz讯号做出回应的系统中，直流耦合放大器是唯一选择；但在交流耦合系统中，还可以选择使用变压器。在此类应用上，变压器向来都非常流行，因为它们能够在不增添讯号杂讯的条件下实现增益，而且市场上未出现合适的高速放大器。但是，变压器在运行频率范围上是有限的，并造成较差的差动输出平衡性，然而，差动输出平衡在驱动差动输入类比数位转换器方面是很重要的。变压器在实现增益时还会使驱动类比数位转换器的讯号源电阻倍增，再加上类比数位转换器输入电容，会导致系统频宽频宽削减。儘管与变压器相比放大器造成了更多杂讯，但提供了更好的增益平稳度，并且只需透过设定外部电阻即可获得任何需要的增益水平，而变压器所产生的增益则受限于可实现的圈数比。另外，放大器的输出电阻更低，且电阻值不大受增益选择影响。另外，放大器可使直流准位能够更好地调节处理讯号，以满足类比数位转换器输入共同模式要求。  

各级之间的讯号路径可以是单端也可以是差动，这种选择取决于初始讯号源。对于拥有单端输出的讯号源，如需差动驱动讯号，可使用‘单端对差动等级’来实现。例如：要求驱动差动输入类比数位转换器、讯号路径需额外增加几釐米或要求在杂讯环境下实现最佳性能等。儘管差动路径性能高，但确实也有缺点，如元件数量增加、机板面积扩大、成本提高、更为複杂的滤波器设计，以及多种讯号源之间更为複杂的切换。  

                            图1：通用类比前端结构图。  

通常，取样资料系统可以分为两大类。最简单的是为大家所熟悉的基频奈奎斯特(Nyquist)，更确切的说是第一奈奎斯特(1st Nyquist)系统。另一种更为複杂，也就是所谓的带通(band pass)、窄频、次取样(sub sampled)或中频(IF)取样。基频讯号路径通常是直流耦合，而IF带通讯号路径依定义是交流耦合。在传统的第一奈奎斯特系统中，类比数位转换器以取样率fs对输入进行取样。其中fh至少是类比数位转换器输入最高讯号频率的2倍，如图2a所示。  

                    图2a：第一奈奎斯特基频取样，其中fs>2fh。  

                   图2b：第一奈奎斯特基频取样，其中fs<2fh。  

                      图2c：採用低通滤波器的第一奈奎斯特基频取样。  

                   图2d：第一奈奎斯特基频取样>2x过取样，放宽低通滤波器要求。  

为避免fs/2以上的更高输入频率退至第一奈奎斯特区间造成溷迭，正常情况下会透过一个低通通道滤波器将类比数位转换器输入频率限制于第一奈奎斯特Fs/2区间，如图2b所示。  

为充分利用类比数位转换器的动态范围，通常需要确保在类比数位转换器输入上任何区域外不需要的讯号分量被滤波至1/2 LSB以下。这是很难实现的，如果目标输入讯号分量过于接近fs/2，则需要非常高阶的滤波器来实现充分的急速下降特性，如图2c所示。  

一种解决方桉是提高类比数位转换器的取样率并对频率跨越奈奎斯特区间的输入讯号进行过取样，同时放宽通道滤波器的设计，如图2d所示。高速基频取样广泛运用于需要将直流讯号转为GHz讯号的测试和测量应用中。  

低取样系统(undersampled system)运用输入或全功率频宽大幅高于取样率的类比数位转换器。例如，现代100MHz取样类比数位转换器的输入频宽为1GHz是司空见惯的。这允许频率>>fS/2的5MHz窄频输入可以在远远低于传统奈奎斯特fs的取样率下进行低取样，将输入讯号频率转化至第一奈奎斯特基频区间内。如图3a所示，讯号A是转化后的理想讯号。  

             图3a：将处在第八奈奎斯特区的所需讯号A>>fs进行欠取样至第一奈奎斯特区间。  

图3b：未能对所需讯号A进行带通滤波使不需要的讯号与所需讯号溷迭，在基频上阻止了恢复。  

           图3c：带通滤波器防止了不需要的讯号B在讯号A周围形成溷迭。  

在实际情况中，在更高输入频率下，类比数位转换器输入级转换率是有限的。为了实现类比数位转换器最小失真性能，建议将低取样讯号的中心频率控制在不超过类比数位转换器全功率频宽的10~30%范围内。  

确保在基频上从所有溷迭成分(aliased components)中恢复最理想讯号的关键是通道滤波器。这种情况下，带通滤波器将会把所有干扰频率和杂讯都从类比数位转换器输入中除去。如果没有该滤波器，这些干扰频率和杂讯会在基频中与希望获得的讯号形成溷迭。图3b展示了第二个不需要的讯号B从第七奈奎斯特区退入与讯号A溷迭，并在基频上阻止了恢复。图3c显示所需要的带通滤波器。  

如图3c所示，在低取样系统中，相关的目标讯号频宽还同时过取样，如5MHz频宽受到100Mhz取样，其中在类比数位转换器之后应用数位后滤波器以改善类比数位转换器的SNR和动态范围，同时实现杂讯处理增益。杂讯处理增益的前提是：类比数位转换器输入参考杂讯被视为平均分佈，从0至fs/2的第一奈奎斯特区间内杂讯密度恆定。透过将输入频宽BW限制在fs/2以下，频宽BW中类比数位转换器杂讯将被削减，使得类比数位转换器动态范围扩大和解析度提高。以下公式可得出额外处理增益。  

处理增益=10 log (fs/(2* BW))  

其中BW为滤波讯号频宽。在fs=100MHz、BW =5MHz时，处理增益为10dB。要实现处理增益最大化，建议在最高取样率下进行过取样，进而可实现最低类比数位转换器输入杂讯密度以及后处理最窄的BW。许多现代无线电和雷达系统中都採用了低取样(under sampling)，其中单类比溷合器级将RF讯号降频转换为IF讯号，然后直接将之低取样整合数位基频。最终讯号经过进一步数位处理后提取。与单转换或双转换方法相比，这种方法削减了类比溷合器和滤波级的数量。在单转换或双转换方法中，RF讯号在类比域中被多次降频转换，然后才在基频上转换。但IF取样的代价是放大器和类比数位转换器需要更高频率性能以及DSP处理能力。  

在考虑运用一个放大器驱动高速类比数位转换器时，必须了解放大器所需驱动负载的大小。无缓冲类比数位转换器的内部前端通常包括一个由取样和保持讯号控制的开关电容输入网路。取样和保持讯号将命令输入网路对应用输入讯号进行取样或保持输入状态以进行转换，如图4所示。  

                       图4：无缓冲类比数位转换器输入取样和保持。  

这个输入线路为驱动器等级带来了可变电容负载，因为负载重覆在取样和保持之间过渡，进而造成类比数位转换器输入上的瞬态充电尖峰。如果驱动电阻过高，情况则会更糟糕。如果驱动级是一个放大器，则必须在下一取样准备好后稳定下来并且必须在电容负载变化的情况下保持稳定。在现代管线型类比数位转换器中，每个时脉週期上的输入都被取样，因此放大器输出需要在大约半个时脉週期内稳定下来。对于100MHz 时脉，半个时脉週期等于5ns。如果输入讯号的讯号源电阻过高，则无法与相对较低的类比数位转换器输入电阻适当搭配，那将导致不精确和转换错误。这样的比对是放大器和通道滤波器区块的关键功能。该放大器提供需要的输出驱动为类比数位转换器取样保持线路充电，同时提供其他讯号调节功能，如将输入讯号电平切换至类比数位转换器输入范围和实现增益等。放大器和类比数位转换器之间的中间滤波器限制类比数位转换器讯号的杂讯频宽。没有中间滤波器，该杂讯频宽将等于放大器的全频宽。该滤波器还将类比数位转换器输入的电容负载隔离于放大器，以保持放大器的相位边限和稳定性。另外，在切换取样电容时，该滤波器将对类比数位转换器输入上的任何瞬态充电尖波进行滤波。该滤波器是设计用来为放大器提供足够高的负载，以实现最大化的放大器失真性能，同时在高频率下为类比数位转换器提供低的电阻，以实现类比数位转换器的最大性能。  

另一个影响取样系统讯噪比(SNR)的关键因素是类比数位转换器时脉的时脉抖动。在高频率下，类比数位转换器理论讯噪比偏离于大家熟悉的6.02n + 1.76dB(其中n=位元数)，而侷限于20log(2*pie*fsignal*Tj_rms )。变数fsignal是最高讯号频率分量，Tj_rms所有时脉路径rms抖动分量(包括类比数位转换器内的时脉源、时脉缓冲和内部时脉电路)的平方根。因此，理论上要在300MHz获得12 位元SNR性能需要时脉路径(包括类比数位转换器)的总rms抖动低于105飞秒(毫微微秒)。  

目前，美国国家半导体已开始提供针对这种应用的一系列低抖动时脉元件。美国国家半导体最新的高速MSPS转换器搭载2Vpp差动时脉，可实现最小的抖动和最高的SNR。用低抖动时脉驱动这些输入是很重要的。例如，70飞秒外部时脉路径抖动加上70飞秒内部类比数位转换器时脉抖动将造成总共100飞秒的抖动。  

本文探讨了驱动类比数位转换器的类比前端和时脉时的系统性能限制因素，下期还将继续讨论用以驱动类比数位转换器的放大器类型及电路模组，并以美国国家半导体的解决方桉为例讨论实际设计应用。  

作者：Mike Ewer  

应用工程师  

美国国家半导体  

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* 什么是数位讯号处理器(DSP)？ 
DSP是一种功能强大且非常快速的微处理器，其特性在于能够即时处理数位讯号，以便为连续的类比讯号进行测量或滤波。在进行数位讯号处理之前必须先透过类比数位转换器(ADC)将讯号从类比转换成数位；而数位讯号处理的输出则再透过数位类比转换器(DAC)变换为类比讯号输出。相较于一般的微处理器或类比讯号处理设备而言，数位讯号处理技术与设备具备弹性化、精确、抗干扰强、设备尺寸小、造价低与速度快等优势。