应用于3D互连的对准晶圆键合技术

& nbsp;& nbsp;& nbsp;& nbsp;& nbsp;& nbsp; 当前IC产业继续按照摩尔定律发展所面临的最大挑战之一就是互连问题。在量产的集成电子产品中，使用了铜/低k互连技术的平面CMOS IC工艺继续缩小尺寸。但当特征尺寸缩小到45 nm技术节点以下时，预计其成本将非常高而且工艺操作非常困难。即便采用最新的单芯片和多芯片一级封装技术，IC的性能仍将受到限制并且会增加产品的成本。［1-3］

　　互连技术的主要问题来自于系统的全局互连（例如，时钟信号的分配）。［4］ 将不同的功能模块，例如逻辑电路和存储器电路或者逻辑电路和传感器元件，利用穿透晶圆的互连叠层集成在一起，将互连长度从毫米量级减至微米量级，则可以显著地改善由互连引起的信号延迟。

　　对准晶圆键合技术是一种晶圆到晶圆的3-D互连技术。晶圆首先被面对面或者背对背对准并键合在一起，之后进行减薄和制作互连，最后施加其他叠层工艺或者将晶圆划开（图 1）。晶圆键合及晶圆与晶圆对准的工艺已经在MEMS制作中比较成熟，但要与CMOS IC制作的后道工艺兼容还需要对工艺和设备进行一些调整，比如制作3-D IC所需要的微米尺寸的互连。

　　除了可以减小互连延迟和减小互连寄生效应从而提高性能外，晶圆级的3-D集成还可以降低工艺的复杂性。例如当今的高性能微处理器都需要存储量越来越大的片上存储器。通过对准晶圆键合技术实现的3-D集成可以让处理器制造商在其他晶圆上完成并优化存储器的制作（比如说，为了制作存储器电路，晶圆只需经过标准的掩膜板级别的工艺即可）。这种划分使得制造过程可以在高成品率下实现低成本。而那些特殊的子系统，例如ASIC和MEMS器件则可以通过差别很大，甚至无法兼容的工艺实现。对准晶圆键合技术使得不同种类的功能模块可以叠层集成在一起，例如将逻辑电路同存储器电路、混合信号电路，或者无线收发器集成在一起。类似地，还可以利用这项技术将不同种类的材料集成在一起，例如硅与化合物半导体的集成。这一切使得集成了复杂传感元件、信号处理电路、逻辑功能电路、带有程序的存储器电路、电压参考值和输出端的新型器件将成为可能。由于使用了3-D 集成技术，可以得到较宽的数据通路，因此允许数据进行并行处理（例如图像传感器）。如果对使用的模块进行标准化，比如分为处理器单元、存储器单元、I/O端口单元、传感器阵列单元等等，那么将这些标准化模块组合到一起就可以成为集成度很高的新产品，这样可以以相对低的成本实现极短的产品到市场的时间。[5]

　　3-D集成技术的比较

　　由于减少了IC的引脚数，以及降低了键合丝带来的高电感（电感是芯片边缘到PCB之间的引线丝造成的，并且会影响芯片的性能）和对I/O密度的限制，3-D芯片封装（或系统级封装，SiP）越来越多地应用于移动电话之类的便携式电子产品中。我们主要侧重于微米级、低寄生效应、高密度的垂直互连技术，并且对芯片到芯片（芯片级）、芯片到晶圆和晶圆到晶圆（晶圆级）的互连方法作一些比较。芯片到芯片的方法需要在垂直互连之前可以实现精确对准的芯片自动取放设备，并且需要键合工艺提供足够的键合强度（临界粘结能量）和接触电阻足够低的导电通路。这种方法一个突出优点是可以利用已知良芯片（KGD），但低的出货率和不同尺寸芯片之间高精度的对准要求限制了其应用范围。除此之外，由于裸芯片的厚度通常大于20mm，为了实现互连的微米尺度，还需要制作高宽比（HAR）很高的通孔。这个方法虽然充分利用了穿透芯片互连技术的优点，但HAR通孔对设备的要求很高以及成品率的问题使得芯片到晶圆和晶圆到晶圆的方法更具优势。这种现象在垂直叠层的芯片数达到三个或更多后变得尤为突出。芯片到晶圆的方法使用芯片取放设备将芯片集成到作为基板的一级晶圆上。这种组装工艺可以在二三级的集成中利用KGD，因而只有一级基板晶圆的成品率是比较关键的问题。更重要的是，芯片尺寸可以更小，而且可以制作小批量的专用IC。芯片到晶圆的方法是一种可行的集成方案，并且可以迅速应用到成品中。[6]

　　晶圆到晶圆的方法为大批量的3-D集成产品提供了最低成本的制造方案。然而这种集成方法必须考虑芯片的成品率，并且需要被集成的芯片尺寸相同以及晶圆级键合和减薄的工艺兼容性。芯片成品率问题和3-D集成固有的散热问题将在下文中详细论述，并且都可以通过适当的设计和划分得到解决。

　　对准晶圆键合过程

　　晶圆级3-D集成过程中需要同后道工艺兼容的关键工艺包括：

　　● 整片晶圆的精确对准 （精度≤1mm）。
　　● 低温（≤400℃）的粘结性键合方法。
　　● 精确的减薄和顶层晶圆的整平工艺（~1mm后）。
　　● 高高宽比（>5:1）的晶圆内互连通孔。

　　其中变化较多的工艺步骤是晶圆键合和晶圆内互连。一个例子就是先作通孔还是后作通孔，分别对应着晶圆内通孔是在晶圆键合之前还是之后完成。

　　Rensselaer开发的针对三层叠层晶圆的晶圆级3-D集成技术平台如图2所示。两个已经完成全部工艺的晶圆被面对面精确对准（或者说互连结构对互连结构），容差在1 m范围内，之后使用与CMOS工艺和封装工艺兼容的介电粘结层键合在一起。再进行背面研磨、化学机械抛光（CMP）和选择性湿法腐蚀，一直腐蚀到自停止层（例如设置埋置层，像外延生长分层的SiGe或在SOI晶圆上生长掩埋氧化层[BOX]）。通过上述几步工艺将这个晶圆叠层结构的顶层晶圆减薄到约1mm厚。

　　之后采用Rensselaer 和Albany大学共同开发的技术，使用铜大马士革工艺制作图形，完成晶圆内的桥型和插入型互连（图2）。可以继续重复这一过程，将其他晶圆继续对准、键合、减薄和制作晶圆内互连。由于不用转移减薄的晶圆，这种方法不需要在运送晶圆时进行特殊考虑。大部分的应用都需要叠层两层或三层晶圆。

　　多级芯片内互连

　　晶圆级3-D集成主要采用三种晶圆键合方法。直接氧化物键合以及介电材料粘结键合都要求首先制作通孔，而金属到金属键合则要求使用后制作通孔的流程。

　　第一种方法是低温下直接氧化物键合，这种方法表面平整度和粗糙度要在纳米量级，并且对表面施以适当的活化。最近由于晶圆表面等离子体活化技术的进展，可以将直接键合方法的退火温度降低到400℃以下，因而引起了研究人员的广泛兴趣。由于对颗粒和表面翘曲的敏感性较高，这种方法更适合应用在IC互连结构中较低级的晶圆键合中。[7,8]

　　第二种方法是金属到金属键合，其中金属键合部分作为晶圆内互连；包括使用铜键合、焊料或微凸点，后一类方法还类似于晶圆级封装技术。对于晶圆内均匀性要求来说，晶圆本身的不平整是一个不利因素。最近Morrow等研究人员报道了他们已经实现了晶圆级铜到铜的 3-D集成方法，该方法可以满足大批量生产的需要。[9]

　　最后，还有使用可固化的高分子材料、聚酰亚胺或其它粘结材料进行介电粘结键合。这种方法可以应用于那些平整性差、带有亚微米尺寸颗粒和在某些工艺过程中引入应力的晶圆。[2,3,10]

　　Rensselaer使用的基本键合粘结材料是苯并环丁烯（BCB），这种材料在封装应用中被广泛用作应力缓冲层以及在GaAs IC中作为中间介电层。图3介绍了Sematech公司在利用三步减薄工艺将晶圆键合到与三氯乙烯匹配的玻璃晶圆上，并去除了多余的硅之后，使用的两级铜互连测试结构。尽管表面形貌测试的结果显示在铝焊盘边缘有高约850nm的台阶，但仍可实现无孔隙的键合并且可以保持到减薄工艺之后。该工艺过程对互连结构是完全无损伤的，甚至在体硅进行了背面研磨和抛光之后仍可以保持结构的完整性。

　　在对BCB层厚度与键合强度关系的研究中发现，临界粘结能随着BCB层厚度的增加呈线性增长。但即便厚度在0.4mm左右，即便只有很薄的BCB层，其粘结强度也足够高，可以保证晶圆内高深比很高的穿透晶圆互连。10 在叠层晶圆的背面减薄工艺中，底层晶圆可以为顶层的晶圆提供机械支撑。因此操作中不需要其他的辅助基板，这使得整个流程非常简单。

　　铜后道互连结构的研究已经进入了深入的阶段。电迁移测试和性能测试（测通孔链电阻值和通过类梳状结构测表面漏电流）都已经进行过。尽管观察到一些通孔链测试和表面漏电流测试性能降低的情况，特别是在铜/低k材料结构中这种恶化更为明显，其总的趋势还是值得期待的。不需要在铜/低k材料结构中降低工艺引入的应力；我们认为观察到的微小的性能恶化会随着工艺的改进而得到改善。类似地，电迁移现象也很有希望得到克服。

　　类似的测试还应用到130 nm技术节点，所使用的是四级铜/低k材料互连的CMOS SOI晶圆[3]。结果显示在环振延迟、n-FET和p-FET的阈值电压以及n-FET和p-FET的亚阈值漏电压上略有变化。将活性硅层、原晶圆上的BOX层通过厚约2.1mm的BCB键合到基础硅晶圆上，其横截面的聚焦式离子束显微照片如图4所示。

　　对键合的叠层结构进行机械和热学测试，包括传统的对双面键合和减薄的晶圆对进行切割以及传统的封装可靠性测试（高温高压保持48小时和144小时，液体到液体的热冲击）。Rensselaer Polytechnic Institute在四点弯曲测试中没有发现由于BCB临界粘结能引起的失效，并且芯片的操作特性与传统的芯片基本相似。简而言之，所得的结果显示使用BCB的晶圆键合工艺同CMOS工艺以及流水后道（BEOL）的封装工艺是完全兼容的。[11]

　　晶圆到晶圆的对准

　　高精度的对准是可以实现3-D互连的保证。对准的精度越高，互连所占用的晶圆面积就越小。除此之外，在整个键合过程中也必须保证对准精度。

　　晶圆到晶圆的对准使用红外灯进行实时监控，可以控制整个对准过程。硅对于波长为1050 nm的红外线是透明的，但其透过性随着掺杂浓度的提高而减弱。金属层由于不能透过该波长的红外线而不能用在对位标记上。这种方法最适宜两晶圆叠层的情况，因为在多层系统中，随着红外线在层间反射和散射的增强，对准的对比度和精度都要下降。现在工业上广泛用于键合MEMS晶圆的标准底部（或背面）对准工艺是严格基于单面晶圆流程而制定的，因此不适用于300 mm CMOS工艺。

　　一种被称为“SmartView”的面对面新对准工艺可以在键合的界面位置使用可见光作为对位标记。该工艺使用双显微镜并配以同轴光进行观察。一个显微镜放置在叠层晶圆的上面，另一个放置在其下面。这套装置的对准能力不受掺杂浓度和金属层的影响，可以满足多晶圆叠层的要求。

　　晶圆级3-D IC的关键问题

　　晶圆级3-D IC技术可以降低后续封装的复杂程度，是对传统IC工艺的重要补充。然而这些同IC工艺兼容的单步工艺过程，例如亚微米晶圆级对准、晶圆到晶圆的对准、将晶圆减薄到1mm左右以及晶圆内互连，必须同时引入到IC工艺中。对于消费类电子产品市场来讲，这是一个特定的技术节点或者是一个巨大的市场（例如按逐个像素处理的智能型图像元件）。还需要考虑到寄生耦合和信号完整性问题的3-D设计工具，这些工具的开发目前也在考虑中。

　　一个关键的问题是散热，这个问题已经阻碍了高性能处理器的发展。然而，如果采用了合适的划分方案，散热的限制将不会那么严重，特别在那些使用铜材料作为晶圆内互连的情况中，相当于增加了导热通路（例如电学地的存在）[12]。晶圆级3-D技术的另一个关键问题是芯片的成品率。不像芯片到芯片和芯片到晶圆的3-D集成方案那样可以利用KGD，晶圆级3-D技术意味着有一个成品率障碍。然而，如果采用了合适的划分方案，这种情况可以得到改善。比如顶层晶圆中的L2高速缓存的成品率就很高，如果经过特殊的纠错设计，在处理器中L1和小型L2高速缓存芯片的面积将比SoC大芯片的片上L2缓存还要小。由于成品率是面积的函数，3-D集成的成品率反而会更高[12]。随着技术的进一步发展，处理器与存储器面积比将进一步缩小，这种集成的优势将更加突出。关键的制约来自于IC设计中产品投放到市场的时间，以及在同样的技术节点下元件芯片的持续减小。　　

　　参考文献

　　1.International Technology Roadmap for Semiconductors, available at http://public.itrs.net.
　　2.J.Q. Lu et al., "Wafer Level 3-D Hyper-Integration," 20th Intl. VLSI Multilevel Interconnection Conf., September 2003, p. 227.
　　3.R.J. Gutmann et al., "A Wafer-Level 3-D IC Technology Platform," Advanced Metallization Conf., October 2003, p. 19.
　　4.J.A. Davis et al., "Interconnect Limits on Gigascale Integration (GSI) in the 21st Century," Proc. IEEE, 2001, Vol. 89, No. 3, p.305.
　　5.J.Q. Lu, "Wafer-Level 3-D Hyper-Integration Processing Technology," 3-D Technology, Modeling and Process Symp., April 2004.
　　6.H. Huebner, "Solid Face-to-Face Goes Productive at Infineon," 2005 SEMICON Europa.
　　7.K. Guarini et al., "The Impact of Wafer-Level Layer Transfer on High Performance Devices and Circuits for 3-D IC Fabrication," Intl. Symp. on Thin Film Materials, Processes, and Reliability, PV2003-13, ECS 2003, p. 3790.
　　8.Viorel Dragoi et al., "Low Temperature MEMS Manufacturing Processes: Plasma Activated Wafer Bonding," Mater. Res. Soc. Symp. Proc., 2005, Vol. 872, J7.1.1.
　　9.P. Morrow et al., "Wafer-Level 3-D Interconnects Via Cu Bonding," Proc. of Advanced Metallization Conf., 2004.
　　10.Y. Kwon et al., "Evaluation of Thin Dielectric-Glue Wafer-Bonding for Three-Dimensional Integrated Circuit Applications," Mat. Res. Soc. Symp. Proc., 2004, Vol. 812, F6.16.1.
　　11.J. Kalyanasundharam et al., "Application of a Global-Local Random-Walk Algorithm for Thermal Analysis of 3-D Integrated Circuits," Advanced Metallization Conf.,2003, p.59.
　　12.K. David, "Intel Corporation Silicon Technology Review," SEMI, Strategic Business Conf., April 2003.
　　13.A. Klumpp et al., "Integration Technologies for 3-D Systems," Intl. Workshop of 3-D System Integration, December 2003.
　　14.J.Q. Lu et al., "Dielectric Glue Wafer Bonding and Bonded Wafer Thinning for Wafer-Level 3-D Integration," Semi. Wafer Bonding VII: Science, Technology, and Applications, 2003, ECS PV 19, p. 76.
　　15.S. Pozder et al., "Back-End Compatibility of Bonding and Thinning Processes for a Wafer-Level 3-D Interconnect Technology Platform," 2004 IEEE IITC, June 2004, p. 102.

　　作者信息：

　　Ronald J. Gutmann 自1970年起在Rensselaer Polytechnic Institute任教，目前是电子、计算机和系统工程系的教授。他曾任职于AT& T Bell Laboratories，Lockheed Electronics Co. 和Rensselaer Research Corp.。他拥有Rensselaer Polytechnic Institute的B.E.E.学位、New York University的M.E.E.学位以及RPI的电子物理Ph.D.学位。

　　James JianQiang Lu 是Rensselaer Polytechnic Institute物理和电子工程方向的副研究教授，自1999年始负责晶圆级3-D 超级集成技术的研究。之前他曾在中国、德国、美国的多所大学任教。他拥有Technical University of Munich的Dr. rer. nat. （Ph.D.）学位。