通过可设计性光刻改进设计和制造

长期以来，光刻一直被认为是半导体制造业发展的瓶颈。实际上，它却作为推动者，支撑着半导体业的发展。当前令人惊讶的是我们仍然可以采用深紫外光（DUV）来实现今后的两到三个技术节点。业界对45纳米和32纳米节点使用193纳米波长光源的决定，使我们进入到新一轮的光刻扩展竞争中。45纳米意味着印刷的特征长度为λ/4，32纳米意味着特征长度仅为λ/6。而且，我们可以轻易的预见这将一路发展到λ/8（图1）。

& nbsp;& nbsp; 图1. 设计上，不断增加的RET复杂性在90，65和45纳米节点时更为普遍。（来源：IBS）

但是光学上的扩展是需要代价的。即使有两个晶片平台，必要的硬件设施也需要对几个纳米尺度的性能进行优化。这些系统的成本一直在不断上涨，标价远高于$25M。而这个价格还远低于我们对远紫外（EUV）系统的预期成本。

过去十多年，真正的推动半导体产业发展带的是来自于一个非常不同的领域。光学扩展最初依赖于光学临近校正（OPC），现在则依赖于分辨率增强技术（RET）。其依赖程度之重，可以说没有EDA（电子设计自动化）提供的图形模拟和校正，就没有180纳米以下特征尺寸的光刻。EDA才是当今光刻技术的真实推动者，它为“光学扩展”――或许应称作“光学数据扩展”――做出了60-80%的贡献。在这样的情况下，一个新的挑战是：设计人员并不是光刻人员，我们是如何教设计人员关于数值孔径（NA）、sigma、光学相干和制造工艺的知识的呢？（图2）

图2. RET：我们如何使设计人员理解光刻？图中显示了在版图设计编辑器中的硅模拟，覆盖在目标设计上面。

掩膜版：蚀刻石英、双曝光、还是黑白？

当然，光刻工艺非常依赖于掩膜制备能力：黑白或蚀刻石英，单次或两次（甚至更多次）曝光。在180纳米节点，我们曾经看到向交替式相移掩膜（altPSM）发展的趋势，但是到目前为止，这个方法只是局限于少量的晶片/掩膜版比率很高的用户。如今，蚀刻石英仍然没有被市场所广泛接受，尽管它们有出色的分辨率和工艺窗口提升的能力，但是仍然因为在半导体制造过程中少有应用而困扰。现今，对于任何先进掩膜版的检测都还没有达到波长尺度，石英缺陷的修复非常具有挑战性，而且常常存在二次曝光的问题。

在开始引入AltPSM入时，有一个很难操作的三相步骤，结果产生了掩膜写入的四个层。后来，它被一个作为补充性PSM（cPSM）的双曝光步骤代替。但是双曝光对于制造来说非常昂贵，尤其因为它涉及到晶片厂里最高级也是最昂贵的系统。无铬相位移光刻（CPL），一种能够在单次曝光中发挥PSM优势的蚀刻石英掩膜，还处在评估中（图3）。

& nbsp;& nbsp;& nbsp; 图3. 带有铬斑纹的CPL-PSM与altPSM的比较（来源：ASML MaskTools）

传统上，光刻采用最保守的路线，坚持黑白掩膜版（BIMs），现在看起来我们正在再次采取这样的路线――不过与双曝光联系在一起了。向光学极限推进的动力迫使我们考虑双曝光的不同形式，制造业最终将会采用这种方式，并且接受了生产能力上的影响。

这当然带来了新的挑战，例如图像分解。而OPC和PSM在相当长的时间上被视为“黑盒子”方法，这意味着严格的设计后续工艺是在tapeout后完成的；这些新的RET已经自己变化到一个新的空间，并且需要与设计环境有紧密的交互作用。一个版图的分解必须要带着设计意图来执行，同时还不能影响该设计的电学性能。

如何创新？

在过去，设计和制造是严格分开的。一个设计人员获得制造信息的唯一渠道是设计规则手册。但是新材料、晶片尺寸变化和缓慢的成品率上升把半导体工业带入到一个新的时代。

一个新的名词在EDA产业中诞生：可制造性设计（DFM）。设计规则的数目达到了顶峰，但是这些规则从没有标明是因为“蚀刻”还是“CMP”亦或“光刻”效应而产生的。因此，我们需要建立一种新的双向交流机制。

在过去，有这样一种观念认为你不能也不应该教设计人员关于制造工艺的知识，尤其是光刻。而现在需要破除这个观念，我们确实需要制造一个支持光刻友好设计的环境。同样地，工业界需要着眼考虑具有可设计性的光刻。

但是你不能只是把一个设计人员转变为一个光刻工程师，你也不能让一个光刻工程师了解所有元件设计的复杂性。有一个办法是引入非常有限制性的设计规则，这大大减少设计人员的“创造性”，并产生大于10%的面积损失。

‘PhD’工具
把制造问题提取成设计规则并最终形成技术文件，将来可以读入到版图设计工具中，这产生了DFM中一种新的、智能的和交互式方式，真正把“设计”带回到DFM。通过在设计中加入光刻意识，以及把RET工具加入到消费IC和数字IC布局布线工具和流程中，设计人员正在具备交互式的验证能力，这样就能够现场检测RET的一致性。对于设计人员，他们已经建立了光刻和工艺的意识，而不仅得到一个“DRC-clean”的tapeout。

通常，最后的确认步骤是掩膜版的检测。从芯片到数据库的方法就是用于检测掩膜版上的信息是否真实反映设计意图。等到掩膜版的成本相当高时，再去通过掩膜版检测发现缺陷就为时已晚。我们现在看到了很多工具能够在tapeout之前检测设计的效果，并且在一个模拟图像上而不是原始设计上检测，不过，即使是这种中间检测步骤也有些晚了。

真正需要做的是先期的制造一致性检查，在创建布局和单元的时候，就检查单元库，看它们是否符合光刻和制造的规则（图4）。真正的可设计性光刻不能作为一个设计后的步骤来进行，而需要嵌入到布局工具和布局方法中。因此，可以同时检测将这样的设计并将其存入经过掩膜版制造和硅光刻预先验证的单元库中。

& nbsp;& nbsp;& nbsp;& nbsp;& nbsp;& nbsp;& nbsp; 图4，本文提出的RET一致性检查的流程图

当然，在过去，设计人员会拒绝在流程中增加任何使复杂性增加的新方法。AltPSM就是一个典型的例子。为了不再重新陷入这样的困境，新的具有光刻意识的设计工具需要是“PhD”型工具。

这种工具能提高设计人员的效率。硅电路特性的预测需要简单、迅速、交互式和准确。在tapeout或者在掩膜版检测时找到一个设计流程，成本将会非常昂贵。成本节约来自于RET清洗前的元件库。

完全垂直集成与无晶圆厂模式

当然，对于那些没有晶片工厂的制造者需要给予特殊的考虑。无工厂的设计公司将其所有的设计交给晶圆代工厂代工，这又增加了复杂度。

正如我们在晶圆代工厂所看到的，光刻工艺检查是对客户软硬件执行的又一次额外的验证步骤，这就没有充分发挥EDA所能提供的优势。在晶圆代工厂，tapeout之后的掩膜版操作中进行步局的检查既不足也有些晚。光刻和工艺一致性设计的验证必需在布局编辑器中进行，在构建一个布局的同时自动检测并反馈给设计者适应性的信息。
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图5. 在设计环境中的RET：左边显示的是经过MB-OPC和SRAF模拟的布局，在曝光和聚焦后有良好的临界尺寸性能、ACLV和LES。右边显示的布局没有任何的OPC，临界尺寸控制、LES有显著的退化，而且可能有短沟道效应。

因而，我们需要一个模型，它能够最大程度地模拟制造工艺，尤其是光刻工艺。晶圆代工厂应该与它们的客户群共享自己的OPC和RET模型，在保护它们的IP，特有的制造工艺流程。这些信息的保护是在设计流程中实现RET的关键。通过加密这些信息，然后选择性地允许客户获取某一级别的信息，代工工厂可以使得它们的客户预览它们的设计，因此大大缩短周转时间，同时降低工艺最后的废品率。

结论

我们的预测是，光刻技术将持续采用最保守、变化最少的掩膜版技术。在超高数值孔径和一些新的有潜力的折射率匹配液体（折射率甚至可以超过2的）的帮助下，从193纳米干法系统过渡到采用超高数值孔径和新的折射率匹配液体（有些液体的折射率甚至可以超过2）的浸入式光刻，比起在过去十年中讨论的任何新一代光刻（NGL）技术，都要容易得多。接下来我们遇到的问题就是双曝光。结合BIM或者至少是削弱的PSM，掩膜版制备的复杂度还处在相应的评估中。从现在起，一切都是围绕着RET以及通过EDA工具来实现RET。具有光刻意识的设计已经成为了现实，越来越多的设计到制造的适应性规则正在建立。

展望未来，我们将来最有可能从双曝光到多次曝光。另外“修整”曝光的空隙栅格已经过检测，15纳米节点现在更加接近于我们的期望。

拥有成本一直是决定技术走向的一个主要动力。只要多次曝光的成本低于EUV曝光的成本，那么未来光刻技术的主要工作将通过EDA工具来完成。但是EDA目前受困于一个已经困扰掩膜版工业20年的现象：除了它是最终的推动者这个事实，我们还没有成功地从它那里得到正确的值。正如掩膜版制备，光刻中EDA的贡献占整个工业界的1%或者更低。但可以确定的是这种情况需要改变。

本文作者：Wolf Staud，Cadence Design Systems