在下一代通信系统中保持信号完整性

随着高速数据访问、传送和存储应用从高端计算和长途同步光纤网转向移动计算和以太局域网通信，半导体解决方案必须在价格方面具备更强的竞争力，同时符合日趋严格的性能要求。目前的芯片封装越来越密，这对系统的信号完整性产生了巨大的威胁。本文介绍高性能IC封装与设计对系统研发人员带来的设计挑战，同时提出一种应对解决方案。

目前，用于高速传输(速度高于2.5Gbps)的集成电路既包括输入输出接口(信号+电源+接地)不足200个、用于数据复用的信号发射机，也包括需要2,000多个I/O接口的高速物理层交换设备。在这个范围内，基板互连电路的电磁特性将影响产品的整体性能。随着半导体设计人员寻求价格更低、体积更小、更为可靠的封装解决方案，使得电磁影响有扩大的趋势，设计问题变得更加重要。

从以往经验来看，用于高速传输信号的半导体组件其封装通常采用体积小巧、I/O较少、带有载带球栅阵列的陶瓷电路基板，这样可以最大限度缩短线路跨距，或者使用焊接凸点互连取代引脚，以尽量降低芯片到封装的互连感应。

制造陶瓷基板时可以添加更多层(5层、10层、20层或更多)，以实现不同的信号路径及安排信号线和相应参考平面之间的间隔。有机基板可以由10层组成，但一般为4～6层。过去，即使速度还不到Gbps水平，有机介质特性和工艺控制也可能无法实现和维持产品的信号完整性。目前的基板采用多种介电材料和合成介电材料(图1)，随着工艺不断改进，现已能够实现间隔更紧密的三维互连结构，当前最重要的问题是日益先进的技术发展对芯片/封装、协同设计、建模和仿真的影响。先进的工艺容错技术、精确的材料特性测量以及更加智能化的设计，使得目前集成电路器件能够超越前一代器件，它们采用焊线或倒装芯片技术，可实现更加经济高效的有机封装。

主要技术挑战

很多基板都能实现高性能设计，影响其成本的主要因素包括销量、体积、层数、关键尺寸和生产效率。图2显示了四种基板的相对价格，它们能够支持高频率、高性能设计，并且采用了焊线或芯片倒装技术。这四种基板分别是：线焊4层双马来酰亚胺三嗪(BT)基板，带有机械钻孔(BT，线焊)；4层全BT结构，带有激光钻取的盲孔/埋孔(BT，芯片倒装)；3-2-3内建结构，由BT内核热固性环氧树脂层互连组成，带有激光钻取的盲孔/埋孔(热固性环氧树脂，倒装芯片)；10层全陶瓷结构，带有钻取孔(陶瓷，倒装芯片)。这些基板的价格将随体积增大而升高，升高幅度则由前面提及的主要因素所决定(图2中各基板层数一样)。

图2中显示的相对价格来自于多种技术的实际设计和报价情况。实际上，对于特定设计而言，体积通常会随着I/O接口数量的增多而变大。由于焊盘密度增加了大约1,000倍，用区域阵列倒装芯片能够更加高效地利用芯片面积，而且线焊方案更为经济。这些基板技术在高速设计领域面临着多种挑战，无法兼顾性能和密度，要成功实现性能最强、最可靠、成本最低的设计，还需要配合IC封装协同设计、封装仿真和特征描述以及产品性能验证方法。

由于高速信号传输组件的速度、密度和复杂性均有所提高，集成电路设计人员在用互连和封装来维持IC信号完整性方面也面临着更加严峻的挑战。本文我们将简述一些关于通过互连和封装来确保高速数据(2.5到10Gbps)信号波形完整性的问题，概述有关设计高速数据设备的具体困难，此外还将围绕它对接地和电源电压的影响展开讨论。

在具体应用的工作频率和带宽下，IC封装尺寸与电子信号波长处于相同的数量级水平，因此任何电磁现象都会导致高速/高频IC封装内的信号出现问题，包括传输线路影响、高频传输损耗，以及电磁干扰(EMI)。我们必须考虑时钟频率、信号脉冲快速上升的时间，从而在应用的整个带宽上确保信号的完整性。

从以往经验来看，在I/O较少的小型封装内应用高速信号时，并不需要仔细进行阻抗匹配，这是因为上升时间较长，而有效信号路径较短。我们通常根据测量来制作和调节这些封装，以实现特定的分散参数目标。由于现在和未来两代高速器件都开始采用了更大、更密的封装，有效信号路径(接近传输线结构)更长，阻抗匹配也变得更加重要。确定了从集成电路到封装的阻抗目标和信号模式(单端、差分信号对、共平面信号)后，就需要在IC/封装协同设计过程中达成一致。由于存在多种达到阻抗目标的解决方案，因而我们必须在优化基板变量的基础上选择IC/封装的特定设计，这些变量包括走线层、层叠结构、介电材料不同的属性、频率以及线宽、间隔和层厚度等几个制造变量。

在设计过程中，除传输线效应外，我们还必须考虑高频损失。3D结构的所有方面都会影响高速信号在封装设计复杂环境下的电气特性。正如上文所述，初始(特性)阻抗匹配有助于减少反射，因为每层中都存在传输线路，由于任何物理非连续都将导致反射(可能是多重反射)，因此我们必须控制和最大程度地减少整条信号路径上的不连续性，必须了解和控制各种结构(如线焊、倒装芯片线路脱落、空洞、线迹弯曲、平面过孔线路、层叠拓扑结构和材料等)将会导致的后果，以确保最终性能。在很大程度上封装的上述组件对传输线/分散的影响取决于上升时间(或频域中的带宽)，所以必须根据上升时间正确进行设计和特征描述。

在高速IC封装设计中，传输损耗是一个非常严重的问题。传输损耗分为两类：趋肤效应损耗和介电损耗。趋肤效应损耗与频率的平方根成正比，可能导致电导和分散损耗，在高频条件下，严重的趋肤效应损耗会使信号波形振幅降低。介电常数取决于频率，在很高频率下，基板层中的损耗材料会发生漏电现象，因此我们应采用损耗系数较低的介电材料，可通过仿真或测量来量化这些效应对插入损耗的影响。

随着系统开关速度增加，电磁辐射可能成为一个严重问题，并产生电磁干扰。尽管串扰也会导致电磁干扰上升，但两者原理却存在很大差异。频率高达几千兆赫的辐射可能通过信号线、电源/接地层或者电源/地线传导噪声，从而导致多个网络之间、单系统芯片之间或者多系统之间的性能降低。各种结构(例如封装)的辐射难以预测，因而应预先在设计中引起注意。

为适应高速信号数量的增加(约200个差分对)以及IC输出输入接口数量的上升(大约2,000个)，封装尺寸相应变大，并且采用更加紧凑的线间距(通常是双层焊盘的两倍到三倍)、更长的线路或更小的突起间距，用于传送外围和内核信号。在上文中，我们已经讨论过体积更大的封装以及它引起信号线变长的后果，对于焊线封装而言，有效线间距缩小可能导致耦合增加和串扰，而较长线路将大大增加信号路径的感应系数，这一点与高速信号的设计有直接的冲突。利用倒装芯片封装能够解决一些问题，但又会带来其它一些问题。与线路相比，使用焊点能够大幅降低感应系数，当信号离开基板上的裸片区域时，密集复杂的线路会再次互相感应，导致反射损耗和垂直耦合。为避免出现拥挤的突起焊盘区，可使用一些窄信号线，从外部突起之间穿过，将信号引到外面。这些窄的导线与突起、焊盘和过孔结合在一起，会使焊线产生类似的寄生感应。另外一种可选方法是直接将信号通过过孔传送到相应的线路板层，这需要一系列层叠过孔，并可能导致层叠中每个孔之间多处不连续(反射)。过孔间隔明显大于突起间距，过孔本身也比较大，过孔密度增加可能产生垂直或过孔耦合，必须予以解决。此外，密度增加还可能造成电源和接地平面的间隙孔数量增加，我们必须考虑阻抗和寄生参数的变化，以及它们对通过过孔信号的影响。如果我们注意了大量高速信号的路由限制，就能够全面降低封装线路密度。

封装中电源分布也变得和芯片本身一样重要，因为封装密度增加后要适应IC缩小、更多噪声隔离和数量更多I/O交换等要求。必须设计和优化电源/接地分布，以控制IR压降和地弹反射。应精心设计不同电压的分割平面，以及所有关键电源/接地网络(从芯片到背板、从芯片到封装)的阻抗和电感。在IC封装设计中，由于电源/地分布电感有限，所以静态和动态IR压降分析、同步交换噪声(SSN)分析成为必须的步骤，目的在于验证设计。在越来越多情况下，我们可能采用解耦电容提高电源/地完整性，因而需要使用仿真和特征描述功能。

解决方案

1．IC/封装协同设计

在过去一年里，IC/封装协同设计的概念已经在半导体厂商中得到广泛推广。由于产品的密度、复杂性、运行频率或数据传输速度均有所增加，IC和封装受到了更多限制，当我们优化某一项指标时，很可能导致其它指标降低。IC和封装设计方法必须相互融合，在工程设计过程中，应当明确设定各个协同设计阶段。其中确定裸片焊盘/突起布局的时间非常重要，它应配合目前基板的采购周期，这样高级设计的实现才不会对产品发布日程造成不利影响。

在协同设计阶段，我们根据对最终IC和产品的要求制定互连和封装性能目标。对于总线、驱动器尺寸、速度和电源支持条件不同的IC而言，如果不考虑封装设计将无法确定单元布局和焊盘/突起位置。在设计过程的早期阶段，基板技术、层堆叠、关键信号路径、差分线路对处理、电源平面分割必须达成一致，以便对IC和封装进行并行设计。真正的协同设计方法并非只是多种方法的混合，必须在各个方面进行权衡，以优化最终封装产品的成本和性能。

2．仿真和测量

在IC/封装协同设计过程中，我们必须在产品设计的早期阶段考虑电子封装设计参数，如特性阻抗、延时、电源平面电感等，然而在设计初稿完成之前，以及关键高速信号封装至少有部分存在3D路径的时候，其它一些重要的信号完整性指标尚无法精确测量。这些参数可以分为两类，即频域和时域。频域部分包括回损、插入损耗、信号串扰，通常以分散参数表示；此外还有IR压降和电源/地感应系数。时域部分包括回响、过冲/欠过冲、延迟、串扰、信号传送时间、传送时间偏差、抖动、比特误码率(BER)、信号码间干扰以及同步信号交换导致的电源分布SSN。必须正确了解频域和时域对封装设计的影响，以确保IC信号完整性。

为准确描述互连和封装的性能，我们使用了两种方式，分别是电磁(EM)仿真和封装测量，这些方法旨在为每个仿真步骤提供相同的测量(图3)，从而能够在时域和频域任何地方进行比较和校正。在仿真过程中，我们广泛使用商用工具，以获取复杂封装结构的寄生参数。可能需要使用准静态或全波解决方案，用于整个封装或特定部分中，或者只用于关键网络，这完全取决于应用。此外，我们通过EM解决方案获取等效电路，便于今后的电路仿真，尤其是时域分析。在测量阶段，通常会设计测试夹具以便于测量，必须谨慎使用内置技术，以减轻夹具的影响。另外可使用向量网络分析工具，在测试和测试夹具下测量分散参数，然后从最初测试结果中获取根据经验得出的电路模型。此外也可采用时域反射器，将仿真和测量结果与可用封装要求或行业规范进行比较。当所有路径校准和纠正完成后，即可使用任何路径或多路径结构模拟产品的性能，最大程度地降低风险、成本和设计时间。

3．产品性能验证

在IC/封装协同设计中，根据对IC和产品的要求确定封装目标。我们将进行更高层次的产品均衡(如在高速性能与信号密度之间)和产品架构焊盘/突起布局设计，并制定焊球图。在封装仿真和特征描述过程中，我们将封装性能与产品目标进行对比，从系统级仿真中获取寄生参数，最终通过产品和系统级性能验证确定IC和封装设计是否成功。成品(或封装测试裸片)的仿真和测试可为最终客户提供经验证的性能证据，并为协作和特征描述过程提供反馈信息。图4和图5的仿真和实测眼图说明了这一点，图4显示高速信号(3.215Gbps，Serdes)从IC通过封装和40cm背板后的仿真结果，图5则显示了IC、封装和测试板的相应测量指标。将数据进行比较显示出良好的一致性(320mV眼图张度，测得的眼图张度为326mV)。

对最终成品的成功而言，将IC和封装仿真与特性描述融合到一个组件或系统仿真中的能力至关重要，除了让客户在系统应用中精确地仿真一种或多种产品的功能外，它还是端到端设计流程的最后一个环节。一旦产品仿真方法(尤其适用于包含多个高速信号的产品)经过确定和验证，即可确定各种IC封装方式、设计方法及其优缺点。我们可以量化初始性能目标(阻抗匹配、回程/插入损失、噪声和时钟预算)的有效性，以便持续改进端到端的协同设计，实现低成本高性能的产品。

作者：Melissa Grupen Shemansky博士

封装与互连技术总监

Email: grupen@agere.com

作者：Michael DiBerardino博士

封装仿真与性能技术经理

Email: mdiberardino@agere.com

Agere Systems公司