采用多端口存储器的高效无线基带处理

3G网络对信号处理能力需求的增长要比处理技术提供所需处理器速度的能力的提升快得多。如本文阐述的，在基站架构中采用多端口存储器的一些技术有助于弥补这一差距，它们可改善系统总体性能、提供设计灵活性并实现产品的快速面市。

随着无线传输标准从2G、2.5G向3G以及更高的规格发展，每个无线基础设施网络子系统都承受着必须应对不断提高的性能和带宽要求的压力。与此同时，子系统芯片供应商在提供所需的功能度和性能方面也面临着技术上的局限。为了满足这些日益增长的需求，不得不采用非传统型元件来重新设计系统架构。多端口存储器(亦称专业存储器)便是能够创建当今网络设备子系统的此类元件之一。

由于无线网络朝着以3G速率来传输多媒体业务信息的方向转变，因而导致基带板卡内部的处理要求的复杂性成倍地增加。大量的DSP、FPGA和ASIC被用来进行任务分配、数据的并行处理以及实时共享。采用具有较大缓冲容量的多端口存储器可实现这种处理器之间的通信。本文将阐明在一个采用多端口存储器的3G基站中，基带处理板卡内部所使用的某些技术。

3G无线基站

图1示出了一个3G基站的总体构成。它可以细划为以下几个组成部分：天线、放大器、滤波器、基带处理板卡、电源、控制和时钟分配以及网络接口。我们的讨论重点将是基带处理板卡，因为这里是计算最为密集、同时也是进行信号处理的地方。

·基带处理板卡

板卡的接收部分要比基带数据流的发送部分复杂得多，其缘由基于这样的事实，即基带有可能接收多个用户的信号、同一个用户的信号的多个拷贝以及来自存在于移动用户和基站之间环境当中的众多噪声源的干扰。分离这些为数众多的信号源需要占用极大的计算资源。而在发送侧，基站仅参与将原始数据从用户格式转换为3G空中接口协议所采用的格式并对其进行传送。

本文中的设计建议和技术将主要集中在基带板卡内部的接收数据流上。发送和接收基带处理部分可以在两块单独的电路板上实现，以便于在基站底板中进行升级和替换。

如图1中用虚线突出的那样，接收部分由一个芯片速率处理功能块和一个符号率处理功能块组成。芯片速率处理可由接收自用户移动设备的多个信号生成最强信号，而符号率处理则负责将用户数据从该信号中解码出来。

高效芯片速率处理

上行链路(从终端用户至基站)上的芯片速率处理可以通过采用FPGA和DSP的组合来予以优化。由于输入信号的速率很高，而且应付多个用户需要进行大量的并行处理，因此，FPGA主要被用来实现RAKE接收机。而DSP则更适合于实现计算密集型功能，如路径估计、通道估计和最大比例组合(MRC)。该实现方案需要在FPGA和DSP之间进行大量的数据传递。

RAKE接收机

RAKE接收机用于解决多路径信号传输问题(在该场合中，来自一个终端用户的移动设备的传送信号将通过包括来自建筑物和其它障碍物的反射在内的多条不同的路径进行传播)。

“RAKE”这一称呼来源于接收机中所使用的多条指状路径，这些长度可变的指状路径令人联想到了花园里常见的耙子。RAKE接收机复制接收信号、沿着分离的指状路径进行传送并最终将每条指状路径的输出相加。路径估计过程用于计算这些不同路径的定时，并确定RAKE接收机每条指状路径中的适当延迟。

来自用户的每次调用都有可能在RAKE接收机中需要不同数量(通常在3～6之间)的指状路径，用于恢复最佳信号，而这是由通道估计功能块来决定的。通道估计和MRC还被用于根据多路径组合时每个信号至每条RAKE指状路径中的噪声和信息损坏估计来决定应当给予的相对加权。

FPGA将把跟踪数据(由许多大相关所组成)传递至DSP(以便进行指状路径分配和加权)，而且还能够通过DSP来传递实际的解扩展(despread)数据(用于符号率处理)。将在FPGA和DSP之间传递的跟踪数据的数量取决于基带板卡上正在处理的通道数、分类代码采样率以及被轮询的天线的数目。参考文献1介绍了一个实例，即一个用于处理32个通道的WCDMA系统在每个无线电帧(10ms)将13Mb的跟踪数据从FPGA传递至DSP的情形。

FPGA至DSP=400Kb(每帧跟踪数据)×32(通道数)×100(10ms帧)=1.3Gbps。

可以采用低延迟、高速DSP串行端口来把少量的系数更新和指状路径分配数据回送至芯片速率FPGA或ASIC。如果芯片速率处理系统是由一个与DSP相连的FPGA组成的，则在此二者之间的通路上设置一个多端口存储器(如双端口存储器)将为跟踪数据的轻松传递和缓冲创造条件。

有关研究[参考文献2]表明：采用在多个DSP之间分摊计算任务的方法最多能够将算法的运行速度提升4倍，并且有助于减少系统中的瓶颈。例如，为通道/路径估计和多用户检测采用单独的DSP。在一个诸如此类的实现方案中，两个DSP可以在不同的时间或以不同的时钟频率来对相同的数据进行存取。如图2所示，双端口存储器是这种应用的理想选择。

双端口存储器具有极高密度的缓冲容量，并能够以非常高的吞吐量来对缓冲数据进行随机存取。在这种场合，可由工作于两个独立时钟域中的两个接口器件(一个FPGA和一个DSP)来对数据进行同时存取。每个端口所具有的双向特性在FPGA和DSP之间实现了真正的数据共享。近期面市的产品当中包括密度高达9Mb、端口宽度达36位的存储器，这些产品可以通过级联的方法来制成密度更高、端口更宽的存储器。双端口存储器的吞吐量(带宽)计算公式为：fMAX×2端口×每个端口的宽度，近期推出的产品已可提供超过14Gbps的带宽。

双端口存储器可无缝连接至DSP的外存储器接口(EMIF)。采用DSP内部的DMA引擎便于在占用尽可能少的CPU资源情况下对双端口中的缓冲数据进行存取。

通过采用芯片启动功能，该连接方案实现了相同数据在一组DSP之间的轻松共享，从而为对分离的双端口中的不同用户的相同数据或缓冲数据进行多重处理创造了条件。该方案允许DSP在对先前的数据进行处理的同时实施数据缓冲(而不是在FPGA和DSP之间建立直接连接)。与采用常规的单端口SRAM或DRAM相比，该方案的长处在于没有因FPGA将数据写入存储缓冲器以及DSP读出数据的操作所引起的总线周转延迟。反过来，该系统的带宽和效率却得到了有效的倍增。

另外，多端口存储器实现了以不同的时钟频率运行或工作于单独的时钟域内的存储器的简易连接，而这是采用单端口存储器时所无法做到的。以这种方式来使用的多端口器件还可提供处理器与存储器之间的点对点连接，而单端口器件要想做到这一点则必需采用一条共享总线。点对点连接简化了信号完整性，并能够实现比采用共享总线方案时更高的时钟频率。

高效符号率处理

符号率处理所涉及的数据率较之与芯片速率处理相关的数据率要小得多。基带板卡中的大多数符号率处理是在仅采用DSP的情况下完成的。在符号率处理部分中执行了多项任务。

CRC编码和解码为接收数据增添了最后一级误差检验。卷积编码被用作一种前向纠错技术，它通过将每个位编码为一个三位符号的方法来改善数据传输的完整性。

在接收机中采用对应的解码技术有助于数据的恢复(它们在传输过程有可能被噪声所损坏)。即使某些构成符号的位因传输而被损坏，该解码器也能够恢复原始数据位。符号率为原始数据速率的3倍。在3G系统中所采用的编码/解码技术主要有两类：即主要用于语音通道并可后向兼容2G系统的Viterbi解码，以及数据传输编解码效率较高(但计算能力要求高于Viterbi)的Turbo解码。

交织处理包括将数据写入一个X行、N列的矩阵的各行之中，并随后按列读出数据，接收机中的解交织器按列将数据写入一个相似的矩阵，并按行读出，以恢复原始传输信号。该过程可在信号传输期间对符号进行扩展，以避免传输环境中的短噪声尖峰导致信息损坏。

诸如德州仪器公司的C64x系列等具有片上Turbo和Viterbi协同处理器的DSP产品的推出有助于提升符号率处理的性能。此外，多端口存储器还可对基带板卡这一部分中的处理优化提供帮助。

图3示出了一种采用四端口存储器(如赛普拉斯半导体公司的QuadPort存储器件)的实现方案。QuadPort存储器是一种四端口开关元件，它允许由其各个完全独立且能够工作于不同频域的端口来对一个集成存储器阵列进行同时存取。在该实现方案中，QuadPort存储器的一个端口与芯片速率FPGA相连，而其它三个端口则与三个不同的DSP相连，从而使得能够对相同的数据进行同时存取。

来自芯片速率处理FPGA的去扩散数据先被缓存于QuadPort存储器中，随后由解交织/解复用DSP读出，再被回写至存储器中，并将由一个执行Viterbi解码任务(用于语音通道，或来自一个2G老式设备的数据)的DSP、或一个执行Turbo解码(用于3G数据通道)的DSP进行存取。同样，在受控于DMA机的DSP上采用EMIF接口将允许CPU在数据被从外部多端口存储器传输至内部存储器高速缓存(以便进行处理)的同时继续执行计算操作。可以对QuadPort存储器中的存储空间进行划分，以便把原始的交织数据保存于阵列的某一个空间中，而将解交织(已处理)数据保存于一个独立的空间中，由解码DSP进行存取。

此外，还可采用多个DSP来改善Turbo解码处理的性能。这样做便于数据的并行处理，从而实现更加可靠的数据解码。这可以通过采用下文所示的方案来简化。一个双端口被用于缓冲来自芯片速率处理部分的去扩散数据，并将由执行解交织/解复用任务的DSP来对这些数据进行存取。双端口中的另一个端口被用于驱动一条总线，从而允许由Viterbi或Turbo解码DSP来存取数据。这样，另一个双端口就能够与一个附加的DSP一道被用来执行并行Turbo解码。

本文小结

在无线基带中使用多端口存储器能够以多种方式提供帮助。它们改善了系统总体性能(通过增加总吞吐量)、提供了设计灵活性并实现了产品的快速面市。此外，由于它们缩短了信号必须在DSP和FPGA之间传播的距离，因而改进了电路板的设计，并通过建立点对点连接而使DSP/FPGA/ASIC接口上的负载有所减轻。

参考文献

[1] Karl Wale，Motorola公司应用文章。《全面推广3G网络：演示系统如何才能发展到商用阶段？》

[2] S. Rajagopal、B. A. Jones和J. R. Cavallaro。《关于多DSP和FPGA的任务分割型Gíreles基站接收机算法》。信号处理与技术国际会议(ICSPAT)，2000年10月。

作者：Stephen Rogers

数据通信应用工程师

Rajiv Nema

数据通信产品经理

赛普拉斯半导体公司