Delta Sigma PLL与传统PLL的性能比较

当前先进的无线标准对锁相环电路提出更高的要求，传统的小数N分频PLL容易产生较大的杂散信号，而且锁定时间长。本文介绍的Delta Sigma PLL实现了功耗、锁定时间和周期滑动等指标的最优化，通过与传统PLL电路进行比较，详细介绍了其性能特点。

在当前的手机标准中，CDMA的技术规格比其它技术标准(如GSM)更为严格，所要求的频率精度远比GSM高，令系统设计工程师不得不采用较窄的环路带宽，但这样会降低系统以较快的时帧(time frame)进行切换的能力。较快的切换速度意味着较长的待机时间，有助于延长电池使用寿命。CDMA设计中的频率设置规划可在频率合成设计时对相位噪音、杂散信号和频率锁定时间之间进行折中。PLL芯片厂商在设计新产品时往往只顾降低相位噪音及杂散信号，而Delta Sigma PLL在降低相位噪音、杂散信号和锁定时间上实现了性能的优化，是频率合成器的理想器件。

相对传统小数N分频PLL的优点

传统的小数N分频PLL很容易产生大量杂散信号。虽然目前有多个方法可以为这些杂散信号提供补偿，但这些技术都属于模拟技术，而且采用不同晶圆工艺其性能有很大不同。此外，模拟补偿还会大大增加相位噪音。Delta Sigma 调制基于数字算法，可以为小数杂散信号(fractional spur)提供补偿。基本的工作原理是通过调节计数器，将较低频率的杂散信号能量推到更高的频率范围。但是如果滤波处理不够充分，这些杂散信号也会产生传统小数杂散信号所在的1/2或1/4子带宽处。

频率合成器只要添加Delta

Sigma调制功能，便可提高其频率精度，大幅降低相位噪音及带内杂散信号，并持极高的切换速度。系统设计工程师可以利用 Delta Sigma PLL将比较频率提高到很高的水平，以大大降低相位噪音。但高比较频率会导致产生周期滑动(cycle slipping)现象。

周期滑动对锁定时间的影响

每当相位检波器出现较大的频率误差而环路带宽不足，无法在快速时帧下予以校正时，便会出现周期滑动的现象。相位检波器会随即暂时校正频率，但效果却适得其反。由于出现周期滑动，相位检波器需要更多额外时间来锁定到正确的频率，周期滑动使锁定过程所用时间更长。通常，当比较频率远比环路带宽高时便会出现周期滑动现象，比较频率只要比环路带宽高约100倍，周期滑动变得更严重。

图1为利用相同的环路滤波器来模拟PLL的周期滑动现象的曲线图，该模拟实验采用2kHz的环路带宽。在这个比较中，比较频率乘以电荷泵增益的乘积保持为恒定，以确保整个环路的动态状况不变。从模拟结果可以发现，由于周期滑动的影响，在较高比较频率时，上升时间及锁定时间大幅增加。

快速锁定方案与降低周期滑动方案的比较

原理上，快速锁定时会先增加环路带宽，当PLL的频率相当接近要锁定的频率时恢复到原先的环路带宽。由于快速锁定方案在确定频率的过程中提高了环路带宽，有助于防止周期滑动。但快速锁定方案一般都是专为第二级环路滤波器而设计，因此往往需要添加额外的元件。Delta Sigma PLL通常工作在高频，需要二级以上的滤波器来将Delta Sigma调制器产生的所有高频噪音滤除。此外，所有快速锁定方案都会产生毛刺干扰，比较频率越高，该毛刺干扰便越厉害，所造成的影响也越严重。

虽然快速锁定技术有助减少周期滑动，但相比而言，降低周期滑动的电路可优化用于任何级别的环路滤波器，并且可以更有效地防止周期滑动。我们采用了一种专利的处理方法，该方法以某种方式对比较频率和电荷泵增益进行切换，使周期滑动得以大幅减少。

Delta Sigma技术与功耗

部分Delta Sigma PLL似乎要耗用大量电流才可减少相位噪音。究竟应该选择较低的相位噪音还是较长的电池寿命呢？这是系统设计工程师难以兼得但必须作出取舍的问题。Delta Sigma PLL是否优点特别多，值得耗用如此大量的功耗？实际上，Delta Sigma PLL的功耗并不一定比传统小数N分频PLL高。以LMX2470芯片为例，该芯片工作在2.5伏时工作电流为5mA，但其相位噪音几乎达到最低的水平。

性能更卓越的Delta Sigma PLL

快速锁定功能对缩短锁定时间很有效，但其缺点是需要另外编程以使PLL在锁定频率之后可以脱离快速锁定电路。这些额外的编程工作为本来就复杂的DSP编程工作添加不必要的额外工作，而且工程师也要投入大量的开发时间。基于这样的问题，在LMX2470 Delta Sigma PLL上就集成了内置超时计数器，可以减轻这两项工作，工程师只需输入一个编程字，便可迅速将快速锁定及/或周期滑动缩减电路连接在一起以及脱离开，这个过程快捷而简单。

先进的Delta Sigma PLL具有可编程的Delta Sigma调制器，这个功能赋予设计工程师更大的设计灵活性，使他们可以平衡各方的要求，尽量将系统的杂散信号和相位噪音降低，并缩短锁定时间，实现性能的最优化设计。

作者：Dean Banerjee

Paul Boyer

国家半导体公司