紧凑、具有成本效益的低功耗以太网至网络处理器桥

当电信运营商和有线电视业务提供商开始向客户推出决定性的举措和VoD服务时，原始设备制造商正全力开发基于IP(Internet协议)的系统，包括PON、CMTS、IP DSLAM以及其他的接入和最后一英里设备。普通的基础物理层对此使用的是无处不在的以太网技术，目前与高级的QoS覆盖结合在一起。工程师正投入更多的努力把交换以太网背板连接到系统线卡，特别是网络处理器。系统设计师常选择以太网交换机和有独立特性的网络处理器，而很少考虑把这两者互联所带来的挑战。工程师仅需要面临开发桥、整合解决方案和节约成本实现设计的挑战。由于接口以很高的速率运行，所以还必须关注功耗。

典型的基于以太网的系统结构由以太网交换机所组成，依次由几个连接到一连串的基于网络处理器的线卡的10Gbps链路组成。参见图1。

在交换10Gpbs系统，以太网交换机结构提供一系列XAUI端口。每个XAUI端口有4个3.125Gbps的SERDES。这些串行端口通过背板或者中间结构完美地连接到线卡。

有些以太网交换机包括端换、流量控制或者用于服务质量要求的地址信息，在原来的以太网标准中没有服务质量要求的内容。为了保持10G线速，这些XAUI端口的运行速率要高于指定的每个通道3.125Gbps的速率。运行在3.75Gbps的Broadcom HiGig+协议就是一个例子。运行这些所有权协议时，额外的开销允许客户开发自定义的应用交换，通过网络智能地传递通信量。此外，针对基于IP的应用，这些交换堆栈协议具有无约束的可量测性。

拥有网络处理器的线卡常用SPI4.2接口。SPI4.2是流行的运行速率可以超过10Gbps的高速并行接口，用于网络处理器、通信流量管理器、媒体接入控制(MAC)等。SPI4.2使用并行的16位宽的LVDS发送和接收源同步接口。为了处理流量控制，在状态通道有额外的电路。在SPI4.2链路上发送的数据作为一个包，或者猝发的多个包，并拥有控制头描述每个猝发。每个包控制头还识别与猝发数据相关的SPI4.2通道。这些位可用来把整个链路分割成各种通道。SPI4.2规范支持每个链路多达256个通道。很明显在SPI4.2和XAUI之间存在着很大的物理和协议差异。由于这个原因，SPI4.2接口必须桥接到XAUI链路。

图1 ：基于以太网的系统结构。

为了将XAUI(或者更快时钟的XUAI)链路连接到SPI4.2接口，要构建一个能够引导数据通过4个主要单元的桥。针对XAUI至SPI4.2桥，主要单元为：(1)XAUI SERDES终端；(2)10G MAC；(3)协议转换逻辑；(4)SPI4.2接口。此外还要有微处理器接口，用来配置每个桥的单元。参见图2。

图2：连接到SPI4.2接口的XAUI(或者更快时钟的XUAI)链路。

低功耗、完整特性的XAUI端口

XAUI SERDES块必须连接到4个3.125Gbps数据通道。这个逻辑只需要4个接收和4个发送信号，运行速度非常快但消耗相当大的功率。需要谨慎选择每个通道消耗大约100mW功率的SERDES。4个SERDES通道中的每一个都要对齐，以保证跨越所有通道的数据同步，获得聚集为10Gbps的波特率。这由XAUI状态机来处理。在与SERDES混合的许多器件的物理编码子层(PCS)中，这个逻辑是很普通的。从4个通道中提取10Gbps的数据后，必须以XGMII接口格式化。这是针对10Gbps以156Mhz运行的6?位总线，或者针对12Gbps以187Mhz运行。XGMII是802.3ae标准，用于格式化源于物理层到10G MAC的10Gbps数据。利用含有SERDES后紧跟PCS块的FPGA是理想的，采用这种结构可以直接格式化XAUI数据至XGMII。这样节省了逻辑并减少了功耗。

低功耗、工程预制的10GbE MAC

10G MAC逻辑接收XGMII数据并提取以太网的帧。首先由10G MAC识别Packet SOP的起始和Packet EOP头的结束。由于以太网的数据以可变大小的包发送，MAC必须能够处理各种大小的包，包括8K长度的超长包。一旦恢复了数据，进行CRC校验保证数据的完整性。数据进入MAC时，在接收端做这项工作。如果CRC校验失败，丢弃坏的帧并建立错误标志。在发送端MAC必须产生CRC码。MAC还需要保持对数据的统计，支持管理信息数据库。此外，10G MAC还有对接收到的包进行地址过滤的功能。可以有几个过滤选择，取决于终端用户的应用。允许通过桥的数据包，从MAC流出，不经过滤，写入6?位宽的FIFO，再送至协议转换逻辑。

尽管在FPGA中可以实现10G MAC，它们要消耗4千多个LUT，因此消耗许多功率。作为选择的方法，相对基于FPGA的实现，用ASIC工艺的嵌入式10G MAC功率减少50%，这样就有充裕的FPGA门实现用户逻辑。