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cadence中pmos三端模型的衬底连接怎么设置？

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cadence中,pmos三端模型的衬底默认为vdd！,请问怎么修改?
CDF中有个选项是bulk node connection,但是修改后衬底还是默认为vdd！,这是为什么?

没有人拔刀相助吗?

同问，这个vdd！是小写的，我电路里VDD都是大写，有没有影响

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