PLL相位噪声怎么样的算是好的

PLL用spectreRF的pnoise仿真出来的相位噪声曲线要什么样的才能是好的呢?具体要怎么看呢?我做的是输入27M，输出108M，相位噪声曲线的峰值在81M，大概是－54dBc/Hz，81M前面比较平坦部分大约是－85dBc/Hz，这样的PLL行不行?PLL还需要测哪些其他的参数呢?请大家帮忙解答解答

PLL的Phase Noise我还没有测试过，不过PLL的参数看你系统的需要，并不是所有系统都需要看Phase Noise
在通讯系统中，Phase Noise很重要，关于freqency  domain, 你应该主要看输出的频谱，
考察Harmonics的位置和大小；
如果用作Clock，则主要看Jitter；
看的方面不一样

谢谢指导，主要是做clock用的，看文档很多都是测相位噪声的，jitter和相位噪声不是一样的东西吗?对于时域的就是jitter，而频域就是相位噪声，我是这样理解的，不知道对不对，请高手指教。另外把我的噪声分析的图帖上。

PLL测试还是仿真?仿真你这是怎么仿出来的?
81M那不是phase noise，那是harmonic
phase noise和c-c jitter是一回事
感觉这个图形怪怪的

是PLL仿真，就是直接跑PNOISE就出来这样的相位噪声了，这个图哪里怪了?我是不会分析啊，不知道要怎么样的才是好的

你也太牛了，pll系统都能pnoise仿出来。不过你这分频只有4，也有可能。你的crystal osc noise怎么加的
仿真出来就不怪了，前面正常，后面的是谐波和一次的累加，所以20DB下降的形状没有了（可能而已），不过好象你的VCO性能不太好啊
好不好没关系，够用就行，看你的要求了，phase noise和jitter有转换关系，在20dBc/dec的区域，通过看点频的pnoise就可以大概推出jitter多大

我没有加额外的噪声，就直接跑的。VCO在没有加额外噪声的情况下仿真相位噪声在100K的时候是-90dB，感觉数值还不错的，从上面的图上怎么看出VCO性能不好的呢?我就是不知道怎么看啊

系统噪声在带宽外才由VCO决定，你看VCO100K时候的pnoise意义不大。

那VCO应该怎么看相位噪声呢?还想问一下从上面的图中怎么看出我的VCO性能不好的，能否教我看看图，谢谢

这个噪声的样子怎么和我做的差别很大的啊?我是2.4GHz的LC-VCO，PN的图像是-20dB／dec的啊
-90dBc/Hz@10K, -112dBc/Hz@100K, -132dBc/Hz@1M，不是平的

楼上的是单独测VCO的吗?VCO的PN跑出来的确是下降的斜线，我这个是整个PLL跑的

也感觉很怪的哦。
应该是往下走的啊。

?

xiexie

路过学习一下

请高人仔细指点一下

Jitter和PN本质是相同的！一个表征时域，一个表征频域！
小编的仿真结果图是错误的或者说Test bench有问题。无论是PLL闭环PN还是单单VCO 的PN都无法解释。建议再检查下！

我斗胆分析一下
首先 诚如LZ所言 这个是PLL总的输出phase noise 这点没问题
其次 这个左边下降的线段是电荷泵 或者 分频器的噪音 它们在带内占统治地位
水平的部分是VCO噪音 这个VCO噪音之所以是水平的 是因为传输函数的原因
途中右侧的尖峰 正如楼上高人所言 是spectre跑出的谐波 可以忽略
注意到最右侧 噪音有进一步下降的趋势 那是因为此时已经出了系统闭环带宽
这个图是好是坏 没法说 要看应用
请前辈高人指正

同问
！

输出频率是103M，所以83M不是harmonic。83M是输入频率（27M）的3倍，很可能是Chargepump 引起的 spur。看样子你的chargepump不好。
PLL带宽应该在输入频率的1/10 以下，就是2.7M 以下。在Phasenoise 的图上看带宽大于几十M. 不知是你的滤波器带宽有问题还是仿真的工作点有问题。看看能不能把滤波器的输出电压强制设定在最佳位置再做个仿真。

学习中！

小编做视频的啊！

大家讨论完了，实际上还没有解决实质的问题。等待高手来指点。

路过学习～

看来看去， 越来越晕啊,  为什么是 -20dBc/dec  (是 dB20 的原因么，  20Xlg ?)
为什么 我的 VCO   是 -30 dBc/dec?  (diff Ring OSC)   

先留名。

强帖留名  很久没更新了 ：（

depends on application requirements

找几篇IEEE的论文，差不多频率的对比一下。

正在学习中，同样求高手指点。

申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。