DC中怎么设置下降沿触发 输入延迟问题
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图中 adc_time_clk_aid_en 是时钟下降沿触发的信号，因此它是从clock 的下降沿开始计算的。这样 该信号的输入延迟就多算了半个周期，结果就违例了。请问各位该怎么设置该信号的 输入延迟呢。该信号是内部信号，不是端口。急，急，急，多谢各位！
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