DC综合set_input_delay时钟下降沿设置
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各位大虾好：小弟在DC设置 输入延迟遇到以下问题，欢迎指导；我的verilog代码中除了一个辅助信号用到下降沿时钟，剩下的信号都用了上升沿时钟。
该信号名为 adc_time_clk_aid_en。 那么该计算该信号的输入延迟就要从 主时钟的下降沿开始计算。而其他信号的输入延迟都从主时钟的上升沿开始计算。那么 我怎么设置该信号的输入延迟呢，和其他信号的输入延迟呢。
该信号名为 adc_time_clk_aid_en。 那么该计算该信号的输入延迟就要从 主时钟的下降沿开始计算。而其他信号的输入延迟都从主时钟的上升沿开始计算。那么 我怎么设置该信号的输入延迟呢，和其他信号的输入延迟呢。
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