请教一个NWELL的问题
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最近遇到一个NWELL方面的问题，想请教一下各位大神
DRC有规定不同电位间NWELL之间的最小距离。例如1.2um
但是如果我将3.3V PMOS用在5V下（4个端口之间的电压都小于3.3V）
那5V下的PMOS的NWELL跟其他电位的NWELL之间的最小距离会比3.3V PMOS NWELL下的drc rule大一些吗?
我想这个时候结击穿应该不会发生
那结的深度呢?5V到衬底的结深度肯定比3.6V的结深度厚一些
如果仍然维持3.6V的rule，这些结有连通的可能性吗?
一般这种结深度大概是多少啊?
谢谢~
DRC有规定不同电位间NWELL之间的最小距离。例如1.2um
但是如果我将3.3V PMOS用在5V下（4个端口之间的电压都小于3.3V）
那5V下的PMOS的NWELL跟其他电位的NWELL之间的最小距离会比3.3V PMOS NWELL下的drc rule大一些吗?
我想这个时候结击穿应该不会发生
那结的深度呢?5V到衬底的结深度肯定比3.6V的结深度厚一些
如果仍然维持3.6V的rule，这些结有连通的可能性吗?
一般这种结深度大概是多少啊?
谢谢~
如果你的端口之间电压都没超过3.3----包括各个电压startup的各种情况，按3.3V应该安全。
是的 那5V的DNW和3.3V的DNW之间的距离，回避3.3V DNW和3.3V DNW之间距离要求高吗
谢谢
以我的理解：1、5V NWELL与3.3V NWELL之间的距离应该是按照5V规则来；因为PMOS看上去是4端器件，实际上是5端器件，有一个PIN是PSUB接地，即电位差还是5V；
2、如果该工艺有5V器件或者更高电压的器件，它的NWELL厚度与3.3V器件的NWELL深度是否一样?以此为参考可以初步判断一下会不会因为深度导致漏电问题；
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
