SMIC 130nm 电容的mismatch问题

各位大婶，小弟有一个问题请教一下。在SMIC 130nm工艺的说明文档里面，当电容为400平方微米时候，mim capacitor的标准差（standard deviation）是0.116%。小弟问一下，130nm的匹配性能真的这么差劲吗?如果用电容来做10位二进制权重的SAR ADC，面积岂不是太恐怖了，并且电容太大，速度根本做不上去啊。
  因此，想问问各位，这个电容的mismatch准吗?大家的经验值是多少呢?
PS：还有一个问题，手册里面先说sigma是标准差，然后下面却又定义成了(c1-c2)/(c1+c2)！到底sigma是指什么?

大挽尊术大沉贴术~

这里的标准差是指“(c1-c2)/(c1+c2)”的标准差

楼上正解。我曾经用SMIC18的电容做到10位多一点，并且版图上还有改进的空间。所以我觉得您这个做10位是一点问题都没有

兄弟，我给你留言怎么也不回复我，呵呵。有空加下我QQ吧，我给你的留言里面有。

nice。

    OK,不太注意

    弱问一下（如果方便的话），你是怎么做得?完全用电容吗?还是电容电阻混合式的?恩，还有你最小电容用的多大?当初设计的spec是什么?

谢谢，期待着您的回复。

    如果是这样子的话，还有什么意义呢?如果不是正态分布的标准差的话，怎么根据mismatch选择电容大小呢?
期待着您的回复。

旁观一下，学习一下。

大沉贴术大挽尊术~

mismatch一般是正态分布，或者接近正态分布
在同一制程下，mismacth的标准差会随电容面积的变化而变化
foundry会测试出相应的变化规律
在你给出的手册里，假设sigma=A/Area
所以只要你知道某个面积的标准差，就可以用来计算满足标准差所需要的最小面积

    I know what you mean now. Thank you！

关注！

你的工艺说明可以附一下吗?谢谢

    你的工艺文件可以附一下吗?谢谢

   你对SMIC的电容失配了解清楚了不?可以聊聊不?

SMIC 130nm 工艺下 多晶电阻怎么构成  由那些图层构成。

非常不错的资料

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