CPPLL锁不住

做了个电荷泵锁相环，输入参考频率是88M，输出45G，512分频至88M。
但实际跑电路分频输出一直是89M，锁不住。
输入fref还让fdiv对比如下：

整个7u的范围内一直循环出现领先，相同，落后的现象。怎么办?是不是进入PFD鉴相死区了呀?

你这是整数分频么?
先说说仿真条件。是模型还是电路。多长时间，精度多少。
不太象是pfd的死区，因为相位有在变化。
多贴几张图出来看看。比如说vtune, 然后对vco输出做pds, 看看相位噪声。
这种频率的pll，精度很难满足。很可能是精度的问题。

来个电路图吧

   我就跑的tran，精度给的10p，跑了7u。
   试过FPD了，同频率，相位差1n秒时仍正常工作。应该不是FPD的问题。
   就不知道是我CP的问题，还是环路仿真设置的问题了。
  至于分频，是整数分频。512分频，每级都是2分频。之前仿分频器的时候确实有输出频率计算精度的问题。在锁定范围内，有些频率点频率2分频后的PSD频谱图是只有一个峰值，但有些频率2分频的PSD频谱图会有带状分布的情况。觉得是仿真器计算精度的问题，就没大在意了。

   CP 的么?

嗯，pll的。话说频率好高。

你把精度放成1fs试试看。
另外把vco vtune电压时域的波形放上来看看。

45G的还采用CP结构?

   不用CP，应该用什么结构更好呢?

仿真只做了了1us?   你的环路带宽设计值是多少。  这个结果看起来似乎是还在阻尼震荡中，还没有跑到锁定吧

45G可以用sub-sampling结构

您好。下边是我的环路中的一些图。烦请帮我分析下呢~
图1，分别为控制电压，电荷泵电流，up管电流电压，down管电流电压。

图2，仿真时间内的VC和Icp。

图3，输出VCO波形，46.58G。

图4，反馈回来分频后波形，89.11M。输入参考给的88M。

图5，所用CP电路结构。

感觉环路中的其他模块不会有问题的。我想可能是CP或者LPF的问题。再或者这么高的频率，不知道是不是仿真方法不对呢。

你环路带宽多少?

   已经解决了 谢谢您~
   带宽2M

请问怎么解决的，仿真精度的问题吗?

LPF的问题。因为你的2M带宽太大。

   不是 我CP设计不合理 ，摆幅太小。重新设计了CP，就锁住了

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