关于 SH的下极板采样技术的问题

之前看书看到，SH中使用下极板采样，运放输入端的寄生电容小，提高速度和精度，即“下极板采样技术”但有的文章说（http://hi.baidu.com/jerome_cool/item/a80a09caa5961a18b67a24bd），一种特殊的下极板采样技术，与Vcm相连的开关提前在与vin相连的开关关断，电荷注入仅仅引入offset。
两种方法的原理都理解，但是现在很纳闷，下极板采样技术部就是Vin通过开关与MOS cap的下极板相连吗? 上面说的非交叠时钟的开关关断为什么也叫下极板采样技术呢?
难道这种抑制电荷注入的技术只能在下极板采样结构用?
CMOS开关为什么作为下极板开关的时候，匹配性较差?

跪求大家的指点

你后边说的原理是Cs接Vcm先断，使Cs右侧（op输入节点）悬空，从Cs进入悬空那一刻开始，Cs左侧无法给Cs继续充电，采样过程到此为止，同理，Cs左侧的电荷注入亦无法充电进入Cs。
这个技术不知为啥命名为下极板采样技术。估计是命名失误而已

这种抑制电荷注入的技术不是只能在下极板采样结构用。跟哪个极板没任何关系

同问啊，有没有大神能够说明白点?

我说说我的理解。
从CMOS工艺中电容的实现来说，一般是电容的下极板的寄生电容（下极板和衬底形成一个较大的结电容）比较大。而大的寄生电容会引入大的沟道电荷注入。所以采样端或者运放的输出端接电容的下极板，而运放的输入端接电容的上极板，这样就运放的输入端对地的寄生电容就尽可能的小，这种方法通常大家叫做“下极板采样”。
而小编说的第二种，通过增加一个开关，利用时钟控制和运放输入端相连的开关提前断开，当采样端的开关断开时，利用电容一端是悬空的，没有电荷的泄放回路，抑制了沟道电荷注入，提到了采样的精度。
这种技术大家也通常叫做“下极板采样”。但是这种叫法会引入混乱。
即小编的疑问：“难道这种抑制电荷注入的技术只能在下极板采样结构用?”
赞同3楼的说法，和那个极板没有关系。

楼上的回复非常正确

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