PLL中CML分频器设计求助

小弟最近在设计一个工作在20GHz的除2分频器，用的是最传统的两个CML latch级联的形式，管子的尺寸都很大，电流也在5～10mA左右，可以实现分频的功能。但小弟有一点不明，从瞬态仿真波形上看，一开始（大概前2ns）差分对管并不是差分工作，对管栅极波形基本一致，使得整个电路在正反馈状态，输出为0，不能分频；但2ns以后就开始能够正常工作了，sensing和latch交替导通，输出二分频的波形。小弟不知为何会有这种从正反馈到负反馈的突然变化。小弟粗略学习了sensitivity的知识，但仿真的现象与输入摆幅关联不大，哪怕输入1uV的摆幅，电路也会经过几纳秒后正常工作，看似与sensitivity无关。求问大家，为何一开始所有的波形都跟着时钟振荡，一会儿以后又都能够正常工作了呢?
小弟在此谢过大家。

    上图！

   20GHz?什么工艺?
65nm以下不难实现！

0.11um，90nm就有点麻烦

应该是初始值设置的问题吧，你先把几个节点的正确初始电平设置了。我感觉应该是一开始没有建立起正确的共模

    用的是0.13um工艺。频率是能够实现的。谢谢！

    谢谢！应该是这个问题，已经问了老师，老师说是正常现象，电路需要一段时间稳定。

那你消耗的电流有点大！还有后仿的波形会有一点失真

    是的，消耗的电流很大！CML latch的电流可以达到1mA~15mA！简直了，不过这是我学习的项目，老师说作为学生入门还是可以接受的，^_^

   不客气。你做过20GHz的2相时钟转10G的4相时钟电路么?或者你有相关资料么?

    没有做过。我做的这个PLL没有多相位的要求。

   这样啊。我们做的这个锁相环是需要提供10G 4相时钟，我在考虑是做10G 4相好还是20G 2相，然后再2转4.根据某前辈的经验，说20G的2转4需要做成CML的，功耗很大，我在考虑这个CML 2相转4相 的功耗到底多大，如果10mA左右的话其实可以接受的。你有什么建议么?

    非常抱歉，我是新手，目前还只会做除2的分频器……关于quadrature输出的我没学过、也没做过。因为我这个PLL是给串行I/O用的，好像不需要多相时钟。你可以查查相关的资料吧。我的这个分频器电流在1mA~15mA大范围内。

   其实我也是给serdes做的，因为我们RX的CDR是基于PI的，需要4相时钟，所以。
我也是新手，以后多多交流吧

   哈哈原来是同行我才刚入门，以后多多指教，多多交流！

   恩恩

又见工头

你好，能教下我吗?、我毕业设计就是一个1.8ghz 的 二分频电路设计，实在仿真不出来，有偿，拜托了

怎么联系你呢?

    大四毕设吧。

恩啊，真的仿不出来，能帮我吗?跪求 啊！

   您好。您会1.8ghz 的二分频设计吗?

   没做过。不过如果是速度不慢的工艺的话，经典的TSPC分频器可以满足你的要求。

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