分段式电流舵DAC仿真结果讨论

几个月来，一直在做分段式电流舵DAC （6-4）仿真结果拍了照片。从结果看 DNL 比较好 但inl几乎成线性变化，虽然在误差允许范围内。SFDR在采样率500Msps，输入信号0.978M时可以达到81.78dB,只是当频率再升高时，sfdr明显下降。这几天正在努力提升电流源的输出阻抗。希望大家前来讨论。也同时希望得到大神的指点。

DNL

INL

差分输出波形

SFDR

这个是后防?蒙特卡洛仿真?要不看DNL 实在没啥意义。
负载是理想电源还是带阻抗的负载?
10b, sfdr 做到80db 干啥啊?

目前没进行后仿，10bit 为什么sfdr 81dB 没意义?望指教

    你们10b应用需要80dB SFDR?  DAC 要看后防，版图先画了再回过来看看动态性能

inl几乎成线性变化,原因:
Layout no consider global(Systematic) mismatch,
need Common-Cenroid layout or double common-centroid layout or special layout style
Ground Line too narrow leads to gradient effect

   thanks  我也打算下一步做做中心对称的版图 很感谢

    那就画完版图再仿真吧 ，有些基本问题我还没搞懂，以后再查查动态性能的相关知识。不过，谢谢你。

    前防基本达到指标就好，版图会带来很多寄生电容，会降低动态性能：）

   那对了 前仿到达怎样一个指标了 就可以进行后仿了。实际版图中 匹配性、寄生电容都会影响结果。非常感谢

    你不是有设计目标的么?达到这个就好。难道你是做着玩的?

   当然有设计目标 但是前仿真达到了目标，后仿真肯定会折扣的啊

    那就layout 一下再说了，overdesign 也可能会让性能损失。你的dac 跑在500MS/s. 不知道是什么工艺。如果是高大上工艺，layout parastics  不会太大。

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