整数分频cppll，如何限制spurs？

通常滤波器的带宽小于pfd频率的1/10，我设计了一个滤波器的带宽大概20K，鉴相频率为1M的时候，发现当LCVCO尾电流增大的时候，会有参考杂散，而当LCVCO电流比较小的时候就没有。
问题1，滤波器是否可以滤掉参考杂散
问题2，LCVCO的电流怎么与参考杂散有关的

呃 对PFDCP大概了解一点 你应该先理解杂散的定义和来源吧 理想情况下VCO的控制电压时稳定的，但由于锁相环的非理想效应，VCO的控制电压在稳态时会出现周期性波动，一般主要是稳态时PFDCP由于失配等原因输出的净电流，其包含的是参考频率整数倍信号，即参考杂散
1.滤波器对参考杂散当然有抑制作用，但“滤掉”之说显然不够严谨，杂散抑制主要是要靠减小CP失配、时钟馈通等；
2.我要质疑一下你这里的“参考杂散”，据我所知，杂散一般通过测试得到，不知道你这里的参考杂散是怎么得到的? 非要说参考杂散和VCO尾电流的关系的话，应该是尾电流越大，杂散越小，因为杂散和相位噪声的定义都是噪声功率与输出功率的对数比值
仅个人理解，如有错误，还请指出讨论哈

    你好，我也想知道你是怎么得到的参考杂散?我试着仿真过，但是没有得到正确结果，我才用仿真小环路即PFD+CP为实际的电路，VCO及其Div都是理想的，这样仿真PSS+Pnoise就可以看到有Spur，但是不能正确得到他们的值，只能看看他们的相对大小，可以适当调整CP的一些参数来验证一下。不知道你是怎么得到的?VCO与Spur的关系你可以通过测试得到，应该是电流大了好一些，我所说的是带外，带外如果你的VCO的相噪噪底比较高会整个抬高Spur，但是从测试来看VCO输出端的Spur抑制是随着VCO电流增大而减小的，但是Spur绝对大小变化不大，变化的是VCO输出端的信号功率，所以可以得出结论Spur基本受VCO的影响很小，主要的影响还应该是CP。另外CP输出电压经过LPF以后已经被抑制吊很多了，所以Vtune上的纹波是很小的，这个纹波越小Spur就越小，我觉得主要原因应该在CP的非理想效应及其匹配上。

    我觉得要减小Spur只有认真优化CP。不知道你有没有仿真过PFD+CP的相位噪声，我仿真相位噪声时经常低频噪声、噪底还有Spur，通过优化尺寸可以把Spur做到很低，但是实际是多大我也不知道怎么转化。通过测试Spur在REF处的抑制大约-60dB。不知道你有没有仿真过Spur，怎么减小Spur的?还有带内的噪声你是怎么降低的?尤其是1K以内的相噪?还请赐教。

spur一般是算出来的吧,主要是在cp上优化，以及Kvco上

    三阶无源滤波器的R3以及C3貌似对参考杂散有抑制作用，通常该处产生的极点要大于5倍带宽，小于参考频率带宽（该结论根据杂志，电荷泵锁相环环路滤波器的设计，2011年8月，30卷第四期，）
   spur是通过测试得到，大概与得到的频率点相差-50dB，在相噪图也表现的很明显。
   VCO有可调偏置电流，在电流小的时候，spur消失，电流大的时候spur越明显（个人猜测可能是变容管反向了，但是说不通）

    PFD+CP的噪声大概为-210左右
    CP电流越小，spur越小。 当CP电流小的时候，仿真得出PFD+CP的噪声会稍有提高

    1K以内的噪声主要是晶振的噪声，晶振本身通常不会有问题，可能是晶振的buffer

    与Kvco会有什么关系?

   Kvco大了，Vtune端的抖动会使得VCO输出频谱上有较大的杂散

    我觉得Kvco影响Spur的大小不是Vtune上的波动大吧，而是Vtune上的纹波通过可变电容影响到了频率变化，Kvco越大那么由于Vtune上的纹波引起的VCO输出端的频率抖动就越大，导致输出的Spur就越大?你觉得是不是?

    一般Kvco确定了以后引起Spur的主要看Vtune上的波动，只要波动的峰值足够小我觉得引起的Spur就应该是很小的。还有三阶滤波器的第三级确实会有滤波的作用但是他不应该是主要的，还是应该从CP入手，那个电容通常也是比较小的.。

  sekong179你测试时看到了VCO偏置电流减小时Spur减小了?我感觉VCO的偏置电流对Spur的绝对值影响不大吧，对Spur的抑制应该有影响，VCO电流增加时整个输出的频率在中心频率处应该增加，对应的参考频率处Spur增加不明显。这样两者之间的相对值就增加了，测试时忘了看看VCO电流对其影响，不知道你是不是测试时看到的?原因你有没有具体分析出来?我感觉KVCO基本是确定的对Spur影响不应该像你说的那样吧

   Kvco本来就是一个电压到频率上的变化，同样的一个抖动，经过10MHz/V和1000MHz/V的Kvco你说哪个大?，差距是很大的     真正的产品里的Kvco只有20~30MHz/V，就是为了降低参考杂散
    Keliu Su的那本书里有一个公式讲到参考杂散的

    我说错了，拉扎维P428讲的很清楚，Vtune上的电压波动确实是通过Kvco来影响输出的Spur，对频率影响不是很大，如果不先考虑可变电容的非线性那么VCO输出端就是多了两个参考频率处的低频信号并且是通过影响参考频率处信号的幅度特性，Kvco及其Vtune上的幅度越是大，影响参考频率处的Spur就越大，但是一般我们做的产品所采用的VCO的Kvco就像你说的只有20-30MHz/V，所以主要还是应该看Vtune上的纹波幅度多大，尽量减小它就可以了！

   我看过李智群、王志功的书，上面说的是如果Spur不满足要求可以通过减小CP的电流Icp、减小漏电流， 增加匹配特性，减小复位脉冲宽度（保证克服死区），还有延时匹配及其适当减小环路带宽这些都可以减小Spur，我感觉最终的目的就是减小Vtune端的纹波。顺便问一个问题那个漏电流是怎么测得?仿真时看到的开关都关断时CP输出的电流吗?

    参考杂散随着vco的偏置电流增大而增强，该结果为多个芯片的测试结果。具体原因不知。

   反正都有影响吧，CP的失配作用还是占主导作用的

    下次测试我也验证一下是不是这样！我感觉如果真是那样的话应该是电流的变化引起了Kvco的变化，就是说可变电容两端的偏置电压是变化的，是不是调谐范围就会增大呢?Kvco曾到了会噪声Spur的增大，不知道你的VCO是不是NMOS与PMOS交叉耦合对互补型的，要是那样的话偏置电流变化输出端的直流电压就变化，但是尽管电流变大Spur变大，而VCO的输出幅度应该同时增大呀！那么两者之间的差值应该是增大的吧，毕竟幅度增加的要快一些?

    我在做一个要求带内噪声100Hz处-80dBc左右的PLL，频率是2.5GHz，参考频率16M，试了很多PFD+cp结构，仿真虽然能达到100Hz处-210dBc，但是测出来PLL带内没有这么好，不知你有没有比较好的CP结构?谢谢了

    CP结构是通用的，一般论文上都有，CMOS开关，opamp跟随，镜像源就是简单的casecode结构

    我想请教一个CP的问题，就是在同频同相时充放电电流在瞬态情况下匹配还挺好，怎么当充电或是放电时，现在我设定REF延时100ps，也就是放电100ps，但是发现放电电流和充电电流之间的匹配变的很差了！只要相位差进一步减小那么匹配特性就变好，锁定以后肯定是同频同相最好，这样匹配特性也是最好的，但是如果锁定在一个很小的相位差上，此时充电放电的匹配特性不是最好，可能他们的净电压差为零，那么会不会锁定在这样的状态下呢?这样缺点就是纹波可能大点?我用的可能是带误差运放结构的原因，导致在充电或放电过程中匹配特性不是很好，在同频同相时反而变好?不知道有没有遇到过?还有如果我把负载电容加大，那么这种充放电时的不匹配可以变好一些，但是实际环路中的电容不是很大，一般都是在20p以内的那个电容其主要作用的，不知道你有没有遇到类似的问题！

   我认为你这是在vtune在变化的过程中，这个时候没有必要讨论匹配

    你可能没有理解我的意思，我的意思是假设相位差没有达到0，但是有一个比较小的静态相差，比如说有10ps的相差可以使得CP输出端的净电流为0，Vtune就是抖动比较大，另一种情况就是相位差基本为零此时充放电匹配，净电流也为零，Vtune抖动比较小，我担心会锁到静态相差稍微大一点的情况?不知道我说的你理解吗?说白了就是相差为10ps的地方是有个冲或是放电流，在后面的复位脉冲期间，由于同时打开充放电电流都有，但是两者之间匹配相差比较多，这样有可能使得前面10ps的充或是放电流与后面复位期间由于匹配较差产生的电流差相等，那这样也会造成净电流为0，不知道你有没有仿真小的相位差的情况?以前我基本全是仿真同频同相时看看匹配而已，没有考虑小相位差时的匹配?不知道你是怎么考虑的?

   一般指考虑静态失配和动态失配，让PFD的输入信号是同频同相的的情况下讨论的，鉴频鉴相器在锁定情况下相位差是接近零的，所以不必这样考虑的

学习，学习

    用什么软件进行的仿真.

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reference spur 会产生一个phase offset，对频率没什么影响，但是会产生spur。有3个部分，第一个部分是leakage current，第二部分是Iup和Idown的mismatch，第三部分是PFD的deadzone elimination，就是reset的path delay 和inverter的delay引起的。你把三个部分的公式推一遍，就看到里边那些决定因素了。你的KVCO决定了loop里边的bw 和 gain

谢谢分享

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