sigmadelta的环路周期延迟仿真
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目前能够实现matlab下的0延迟，半周期延迟和单位周期延迟的仿真，但是在cadence下只有0延迟和半周期延迟的能够实现，对于单位周期延迟的如果引入Ts的延迟，直接导致了环路的不稳定，如果用0.99Ts可以实现稳定，但是SNR下降了30dB。不知道cadence下的单位周期延迟是如何实现的呢?
另外在matlab仿真时就发现，比如半周期延迟的模型，一旦延迟不是0.5Ts，而是0.49Ts，SNR就会下降很多，cadence下也同样存在这种情况，是仿真软件计算方法的问题吗 还是其他设置上需要调整?
另外在matlab仿真时就发现，比如半周期延迟的模型，一旦延迟不是0.5Ts，而是0.49Ts，SNR就会下降很多，cadence下也同样存在这种情况，是仿真软件计算方法的问题吗 还是其他设置上需要调整?
verilog-a写一个延迟一周期的模块
延迟本身会影响snr
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