PLL芯片测试疑问

最近在debug一个系统时钟用的锁相环。虽然以后的用途是IP，但是前期还是要封测一下，测试性能是否达标。
目前的方法是将PLL的高频输出通过PAD输出，通过示波器测量其Jcc（p2p）判断其性能的。发现跟设计预期偏差很大。
想问一下各位的是，PLL的高频输出一般通过什么类型的PAD接出来呢?普通IO?还是高速IO?使用示波器测量该点信号时，有什么注意事项呢?
ps:高频锁相环（无线通信领域）的输出测试，是通过什么PAD接出来呢?其输出的幅值是多少呢?能达到IO电压的满摆幅吗?还是幅值很小。
我之前见过一种射频PAD，就是一块纯金属。在射频领域，这种类型PAD一般都是干什么用的啊?
另外一个关心的PAD就是电荷泵的输出了。这个点的电压直接控制VCO，一般PLL的电路设计都是尽量使这点的电压在锁定时保持稳定。如果在芯片测试阶段想测量该点电压的话，电路内部应该用什么样的方式将其引出?因为很多PLL都是外接滤波电容的，而有些则是全为片上电容。请分别说一下吧。
还有就是测量CP点的电压对判断PLL的性能有帮助吗?
之前一直没有接触过测试，问的问题可能不太清楚，欢迎大家指导！

回答一些我知道的，我们组刚流过一个锁相环回来，用的pad就是一块金属加上esd，是可以输出时钟的，但是引出来的过程可能有些问题，输出摆幅太小只有120mV（目前还不清楚是为什么，因为加了几级反相器，最后一级上拉下拉电阻仿真只有50欧姆，按理说驱动能力够了，而且TX和RX用PLL的时钟是可以很好的工作的）。
至于CP输出我就不清楚了，我们是ADPLL，所以输出控制字就好了。我觉得可以考虑搭一个简单的ADC，输出数字信号，这样方便观测，毕竟稳定后的电压值不需要很大带宽的ADC，你可以根据自己需要的精度设置位数。这个想法仅供参考。

   直接一块金属加ESD保护?想问一下这种PAD是你们自己layout的还是foundry提供的现成的呢?如果是foundry提供的，可不可以提供一下这种类型的PAD的详细说明呢?至于输出摆幅问题，是不是因为频率太高，而测试设备的负载较大，所以不好看到完整的满摆幅波形?
另外，关于ADC接CP的那个，估计会很大程度上的影响LPF设计，而且PLL本身面积不大，如果加一个ADC的话，根据我的了解，在经济上不划算。
请各位继续发表意见。集思广益，非核心技术还请分享一二啊！

   那个pad具体我也不清楚，是另一个同学在库里找的，不是自己画的。你可以给foundry打电话问一下，我们当初也是问foundry厂，他们给提供这些技术支持，不同工艺的pad应该也不一样。

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