模拟开关的模型在veriloga里经常不收敛，请问该如何解决？
录入：edatop.com 阅读：
如题，模拟开关可以用if.. V(p,n)<+0,else..I(p,n)<+0这种方式来建模，还可以用压控电阻建模，我的想法是：V(P,N)<R*I(P,N),R=ROFF*V(PS,NS)+RON;但是发现这两种方式的写法用hspice来仿真时都会有不收敛的问题。请问如何解决?
可以在不收敛的错误信息里看下具体原因
恩，我找到原因了，是开关的model里必须加上initial语句，因为初始状态不确定会造成不收敛，不过还是谢谢你了哦！~
怎么写的能否分享一下
可否告知怎么写的呢?
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
上一篇：关于DLL中延迟链的仿真问题，求助！
下一篇：hspice仿真时floor函数报错
