逻辑门的延迟怎样调到最小？
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ADC设计里面，数字部分的逻辑门（NAND、NOR、反相器）设计时，我需要最小延迟，分别增大PMOS宽长比可以提高上升时间，但是寄生电容也增大，导致下降时间反而增大，所以我就调整W/L，finger数。问题是我调完了不确定是否是最小延迟，我想问问大家都是先通过实验的方法找最佳尺寸?
去看数字集成电路设计那本书里面的延时最小最优反相器链级数和反相器尺寸计算去
二楼说的对。书里讲的很详细
今天看了下，讲得确实很详细，用那些公式来估算延迟、尺寸、驱动都很有用。
非集电专业表示第一次看，涨姿势了
我也是新人，可以多多交流
请问是Rabaey那本书吗?
嗯，是的。第五章和第六章的内容。
3Q！
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