输入信号频率与运放带宽的关系？

大家好，请教一个问题。
我在设计高速ADC的时候，如果输入信号要达到50MHz这样的频率范围，是否要求所设计的运放-3db带宽达到50MHz以上，以此来满足设计的线性度?
貌似要设计-3db>50MHz 的运放有点难度咯。
大家讨论下咯。

问题描述不清楚，鉴定完毕。

不是必须的  只要在输入的频率范围内  运放增益能达到规定的值就OK  这个由ADC的精度决定

恩，可以通过多极运放分别实现增益和带宽

Yes.
Some amp even gets to 100MHz at -3db. Of cource, it is a trade-off between performance and power.

Thanks ！

同意
1。ADC的采样频率不清楚（50Mps/100Mps/?）
2。ADC的结构和精度不清楚 （运放的工作情况也就不清楚）
3。运放的-3dB，工作状况不清楚 （开环还是闭环?）
4。与2和3相关，也许你的ADC的线性度与运放的带宽没有关系
如果你的ADC是pipeline中的，那么提醒你一点吧，应该根据ADC的采样速率和精度去计算你的闭环-3dB点，或者开环带宽。

   LZ后来应该弄明白这个问题了吧，我最近也有点弄不清这个问题，求指导啊。就是比较器的带宽和速度的关系，这个速度是要看信号的输入频率还是比较器的时钟频率呢?比如信号的频率是1M左右，时钟频率是10M，时钟频率是140M，12bits的ADC，那么比较器的带宽大概是多少呢?或者说要怎么去大概估算呢?

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