cadence SCL二分频器仿真问题
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本人用cadence仿了一个简单的SCL结构二分频器，关于差分的CLK信号，应该是输入正弦信号Vsin吧，可是TRAN仿真结果里I+（Q+）和I-(Q-)却没有反相，用Vpulse的话，频率正确，只是波形中叠加了一些高次谐波。是因为Vsin里的amplitude和DC voltage设置问题吗?
还有，输出端要不要加buffer之类的?
还有，输出端要不要加buffer之类的?
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保证管子静态工作点正确，输入用vsin，且要加共模DC
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