一个面试总会问到的简单面试题

就是简单两级放大器，差分输入对管和电流镜负载管的W L 分别如何考虑?
另外不用的应用可能也会有不同的考虑吧，例如带隙基准的运放，考虑因素会有失调、噪声、增益、带宽。
每次面试模拟设计职位时总会被面试官问到，不晓得如何回答相对周全。望大牛详细告知，小弟不胜感谢！

同问这个问题，求大神来回答……

运放首要考虑的就是静态工作点的建立，这个一般都没问题。这个建立之后，第二考虑就是offset，对管的offset与面积的根号成反比，那就是做大面积自然会减小offset，如果想提高增益或者输入级的等效offset，就要提高gm，可以取W/L稍微大一点，工作在亚阈值区的话或许有帮助，当然你的common mode要足够；电流镜的offset和gm成正比，所以你就要做倒比管更好一些，当然增大面积offset会减小，所以W/L做的小一些，但是WL要做的大一些。但是WL一旦做大，电路寄生cap会变大，电路的整体SR变慢，这就看应用场合了。至于带宽、增益的话估计不是考虑范围之内的，噪声先考虑，噪声的话基本就是看你的增益，增益高的话，输入端等效噪声变小，那这样你想把增益变大，输入对管的gm就做大一点，输出阻抗做的大一些。其实 这个面试题目就看你对于模拟电路的理解，没有标准答案。个人理解，欢迎指正。

3楼说的很好，我总结一些：
1）输入管的W/L一般会取得大一些，这样电路的gm大，同时热噪声也比较小，后级电路噪声贡献小。
2）电流镜的W/L会取得小一些，这样matching好，

首先表示感谢，确实不错，我基本认同。之前我没有想到输入噪声与电流镜gm成正比，看来得好好看看噪声了

  总结的很好啊~

难道不是首先考虑带宽么?一般为了带宽要求输入管L会尽量缩小，虽然增大过驱动也有帮助，但是对低电压结构是不利的

像这样的技术贴多一些很好……

考虑带宽，也是增大输入管gm，提高gm可以通过增大偏置电流或者W/L实现
   

搜

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这个今天刚刚看了带隙基准
貌似基准里面，都是尽量的大尺寸啊
首先，降低灵敏度，需要大尺寸，减小沟道长度调制效应的影响
其次对于带隙基准，为了减小失调
需要增大输入管的尺寸
同时还有一些别的方法，比如增加二极管等等
以上都是一个学生的观点，表示没有项目支撑，不知道是否正确

   对于闭环使用，带宽是Gm/C，所以跟输入级关系不大。对于开环使用，首先gain大了对带宽就不好，其次输入级面积过大带来的 2nd-pole 会拉塌A-1dB。因此把输入管子做大对带宽没有什么好处。不知道你这句话怎么解释?

   我觉得设计运放首先要考虑的是:1. Supply Voltage headroom -- architecture and swing
2. Open-loop application or Closed-loop application -- focus on divergent figures
3. Chosen of length of xters -- minimum acceptable gain
4. Power budget -- critical for system and product level
5. Random offset & PVT -- determine whether you design a circuit or a toy

这么说是没错，但是器件都是有带宽上限的，这就是为啥会有特征频率的概念。当管子尺寸非常大之后，自己的寄生会成为主要的负载电容，最后就像是自己只能驱动自己一样，就是说不可能靠增大尺寸无限增大GBW

this is my point

sometimes, need to reduce the first stage gain to keep the stability for any load.

增大W/L只是一种途径，自然不能无目的增大，具体还得看需要
   

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我其实是个学生菜鸟，也是来学经验的
   

搜

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其实想增加带宽最关键也是最终的目的都是增加偏置电流，提高Gm只是表象，增加偏置电流才是本质，如果在偏置电流一定的情况下去改变W/L，使Gm改变的前提条件是过驱动电压的选取要满足W/L改变所引起的管子状态的改变---始终保持偏置在饱和区，而且很大情况下改变W/L会导致管子偏离饱和区，这个时候就得增加偏置电流。增加W/L说白了就是管子的面积变大了，还要同面积小的管子起到同样的作用，是不是得在偏置方面下工夫。Gm所反映的是电流跟随电压的变化量，增大偏置电流可以理解为电子在反型层中的移动速度加快，增大W/L可以理解为在单位时间了增大了电子的转移量，所以管子的工作速度会加快，导致更高频率的信号可以通过，换句话说就是带宽加宽了。其实这是非常片面的一种看法，因为没有哪一个量是单独存在的，熟话说要顾全大局，电路中用这个词来描述非常恰当。
对于2级运放管子的长宽具体怎么设置没有一个固定的标准，建议去看看Allen的书。

   我一直觉得学IC应该先数字后模拟。拿最简单的数字电路--反相器链来打比方。
   Inv-chain 的瞬态过程，实际上就是给负载电容充电的过程。把nmos/pmos都当做开关，充电的速度其实就是取决于你单位时间能给Cload提供多少电流。所以，本质上带宽是由功耗决定的，这也就是为什么说 no free lunch in IC。
   但是，既然这样，为什么还需要设计电路呢，因为Cload分为两部分，MOSFET自带的寄生电容以及非本级晶体管自身携带的电容（including wire parasitic, gate cap of next stage, etc.）。你提高管子的尺寸W，or gm，线性的增大电流，但是电容却不是线性增长，C'=deltaC * W + Cext。Cext不随着管子尺寸增加而增加。As a result, every piece cap sees more current flow！ 电路速度提高了。
   So is it the end of the whole story? No！ 当Cext << Ccmos 之后，管子工作在“特征频率”，就不可能再提高了。更糟糕的是，这时这个管子给上一级管子（也就是驱动他的管子）带来了无穷大的负载。So it is meaningless to push W to infinite！
   所以，如果负载很大，想增加带宽就必须加buffer。如果负载很小，想增加带宽，只能直接烧电流了。Remember, nothing comes for free！

谢谢指教，都是很实用的经验
现在做为学生的一个不足是很难接触到实际项目，所以设计时考虑不到可行性
   

搜

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我也来说两句：单纯烧电流来增加带宽会带来另一个问题，output swing的减小，通常这是我们不想看到的，所以我们看到的两级运放都是前级做带宽，后级做增益。

   顶一个~

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