电容匹配和ADC精度问题

请有经验的大虾指点
欲做一个12bit的pipelined ADC，0.18 1P6M工艺，用2.8V电源电压，
1.  MIM电容 10um*10um 0.2pF mismatching=0.25% 电容密度2fF/um^2
     最大单位尺寸为30um*30um（1.8pF），也就是说最大mismatching=0.083%, 大约是
     10.2b的精度，这种情况下的MDAC取多大?3.5位?如果用3.5位以上的话，
     电容负载太大，运放的带宽太大，可以设计出来吗?
2. 如果电容匹配精度不够，比如每级都采用1.5b,共11级，第一级MDAC的电容值取
   最大单位电容，这样做的话，最终出来的DNL会超过1LSB多少?
3.  如果是各位达人再设计此ADC的话，在上述工艺条件下，第一级的MDAC电容
     值如何选择呢?
4. 大电容用小单位电容实现的话，是不是匹配精度就变小（和单位电容相当）?通过小单位
    电容的共质心布局方式，做到两个大电容的完全对称，能改善匹配精度吗?
5. SFDR除了和电路中开关和运放的线性度有关外，还主要和什么有关?
   不胜感激

按照你描述的信息, 12bit是做不出来的，连10bit都做不出来的，还有就是2.8V的电源电压也非常奇怪，不是2.5/3.3V
首先,来说一下cap mismatch，看你的描述 0.2pF的mismatch=0.25%，这个值非常大了，不知道是什么工艺
难道是smic18? 但是smic18的MIM CAP好像差不多是1fF/um^2，查了一下他们家的document,
225um^2      0.246%
900um^2      0.059%
1600um^2    0.037%
2500um^2    0.027%
按照你取的1.8pF，mismatch~0.035%，差不多刚好做10bit ADC
接下来就是ADC结构的问题，你说的3.5bit/stage的，就需要有15 level的DAC，这就要根据fullscale，看看comparator的offset
然后是opamp的gain & bandwidth
SFDR主要是HD3，还是来自于非线性的影响

    工艺是TSMC 0.18um Mix-RF signal 一长串忘记了 V1.1  2010 年1月放出来的工艺 难道是我看错了?
   有没有用过TSMC 0.18 的达人，可可否告知mismatching 数据，我对比一下，看看是不是看错了

thxxxxxxxxxxxxxxxxxxxxx

第一级total电容加起来不变的情况下, 3.5bit mdac对电容match的需求跟1.5bit mdac比较起来有好一点,但是非常小

灌水灌水灌水灌水灌水灌水灌水灌水

抱歉，刚不当心发错窗口

mismatch有这么大吗?

18um电容mismatch确实这么大,我这边的文件也这样写.
mismatching=0.25%也只是一个1 sigma,三个sigma就要0.75%,要做到高bit难度蛮高的,毕竟电容面积要放大四倍,power变大四倍,才得到mismatch降低一倍

    看来用数字校准是趋势了

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学习 二楼很给力

  手机上常用2.8V电源电压吧

so large ?！

Mismatching of Resistors

学习一下

不知最後小编设计出来是如何?

   个人的理解是，SFDR是电路的整体性能，所以除了跟开关有关，跟比较器也会有关，因为也会引入噪声。噪声超过量化噪声就会对SFDR有影响吧。不知道我理解的对不对，望大神们指点

学习 了。

小编当年提问是否已经解决，可否说下您的见解

   请问大神，这里的误差精度指的是单位电容还是总电容呀?是标准差吗?

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