请教——VCO输出的buffer问题
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最近在仿一个VCO，电路结构刚刚搭起来，但是不知道应该在时钟信号输出端加多大的负载进行仿真，这个是否有一个合适的参考值?还是必须要根据封装工艺设置啊?
被这么个简单的问题困扰了很久，很是苦恼，还望各位兄弟不吝赐教。
PS：我用的是.13um的工艺。
被这么个简单的问题困扰了很久，很是苦恼，还望各位兄弟不吝赐教。
PS：我用的是.13um的工艺。
你要根据你下一级的输入电容设置负载！
嗯，这样说确实是对的。但是在实际使用中，假设PLL单独封装为一个芯片，PLL本身并不能驱动特别多的其他芯片，而是主要依靠加时钟树来驱动。如果这样的话，PLL所驱动的负载就仅仅只有封装的寄生电阻电容和时钟树的起始端的输入电阻电容了，这个应该是有个经验值的吧?
当然，如果PLL和其他电路封装在一起，就仅需要知道下一级输入电容就OK了。不知我的想法正确与否?
看具体情况做噻
同意
还是看应用范围和负载Cap
一般芯片输出clock都是用IO的，IO有CMOS，LVDS....
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
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