ldmos的问题

最近看simc55的ldmos
vds可以耐压5V，vgs不能耐压5V，只能到2.5V
如果VDD确实要到5V，正常工作时可以做一个low power ldo去做gate的控制电压
那，，，power down的时候怎么处理啊?如果这个low power ldo必须关闭的话。
尤其是pmos （ldmos）的gate拉高，通过什么方式去拉高呢?
谢谢~

接个电容可以在power down短暂储存一定电荷来拉高

是为了待机省电才关闭那个lp ldo吗?如果是的，是否可以在lp模式下，切换到电阻分压提供一个电压偏置状态?
只是给个参考。

   是的，power down的时候，是为了省电所以关掉ldo
   用电阻分压是一个方法，但可能电阻也不会小吧。
   有没有其他方法啊?如果还有3.3V的IOMOS，length加大可以提高耐压能力吗?
  谢谢！

   如果power down时间很长呢。

pmos on 的时候用两个二极管连接的mos做vgs的钳位，off的时候用电阻或弱电流把pmos gate上拉到vdd

    如果内部电路条件允许可以考虑隔一段时间刷新电容一次

试试diode 连接的MOS管分压，调整好宽长比，让静态电流小一点。

申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。