怎样将netlist和layout对应起来，从而优化版图？

小弟最近才开始上手用virtuoso画版图。现在DRC、LVS、PEX全部都通过了，后仿结果也出来了，流程都没有问题。只是因为做的放大器等部件工作频段比较高，有几十个GHz，现在跑后仿的结果，低频增益没什么变化，但带宽明显恶化，3dB带宽啥的都变差了很多，想适当的改进一下layout以提升一些性能。看了寄生参数提取完以后得到的netlist，能够看到里面有很多的电容电阻，其中是有几个比较大的，但是没办法和版图对应起来。问问论坛里的各位高手前辈，有没有什么办法能够将netlist和layout对应起来，从而查找一下版图上还有什么可以改进的地方?

几十个G?  那恶化很正常，这种情况，前仿只有一个意义，探索一下方向性，和后仿结果对比实在没有可比性。

直接分析版图，线长，线宽寄生就大

几十GHz，做RX呢?

   有几十个GHz?！

说实话，做几个G以上的，如果Layout能做好的，就需要有足够的模拟版图经验了！不是单单做个后仿就可以得了！
你没有Layout之前，就要先考虑布局，安排好信号线，电源，地线的位置，模块信号的环路，对称，衬底噪声隔离，等！

才上手就几十个G，是学校嘛?拿着经费做试验玩?

   唉，做高速SerDes啊，没办法

   高速SerDes，老板瞎指挥，我也没办法

   那有什么可以快点入门的办法吗?我看了saint的两本入门书，感觉太浅显了。只有看《模拟版图的艺术》这本书吗?有没有好点的视频教程之类的推荐?整个实验室就没人做过这个，老板又只会瞎指挥催进度。

    不错，有前途。

高速serDes国内一般也就10G吧！有过流片的！
你们想多块?超越Intel的正在研发的接口?

   清华都50G了

我现在才做MPHY 的G3，几十个G太快了把，，，，跑都跟不上

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