DAC的数字电路仿真结果
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我的10位DAC的数字部分经过综合等流程后生成的版图，并转换成晶体管级的电路了，我按照数字的测试文件，加了对应的clk，reset信号，并用一个veriloga 写的10位ADC生成需要的10个数字码，但问题是，仿真结果出不来。检查发现是时钟信号在内部电路里经过第一个BUF就为0了，这是什么情况，有大侠遇到过么，求指导[attach]634042[/attach]
输出始终为0
CAOA_3.png)
输出始终为0
自己顶一个，求大侠路过啊
没加电源吧?
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