如何在cadence virtuoso中启动verilog-xl　？

在下想从在cadence virtuoso画好的schematic图中提取出该电路的verilog netlist，也在网上找到一些介绍如何提取的例子（如附在最后之链接所提的步骤）。但是照着操作的时候发现根据tools -> simulation -> verilog-xl 启动时根本无法找到verilog-xl这个选项啊。请教这是怎么回事呢? 谢谢，
http://wenku.baidu.com/link?url=1739ON-OvSwjsuKdq0K4hgaIeygtiQOQ1KR_6h9I0PZCtXaDKCP8blscenDCTwq7E1G1lz_wDRLAknB7pz8zw3d3HpBCej2LBTwzVSVm7Xq

不如试一试，tools->verilog integration ->verilog XL

感谢回复，不过在下使用的IC615压根找不到verilog XL这个选项啊，不管在哪个选单中~。
或者是压根没有安装么?NC verilog倒是有的，不过貌似这两个不一样。

    前辈您好，我在用verilog导入到cadence时提示如下错误，但是我在.v文件中没发现错误，请您帮忙看一下是什么问题。/home/dianke/ic5141/design/sar_logic.v
assign start   =！en_！ & en_reg;
                    |
ncvlog: *E,EXPSMC (/home/dianke/ic5141/design/sar_logic.v,28|20): expecting a semicolon (';') [6.1(IEEE)].
                 begin
                     |
ncvlog: *E,CSISYX (/home/dianke/ic5141/design/sar_logic.v,110|21): case item syntax error [9.5(IEEE)].
                default:
                      |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,114|22): expecting a statement [9(IEEE)].
               endcase
                     |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,119|21): expecting a statement [9(IEEE)].
module __nclib.sar_logic:module
errors: 4, warnings: 0

nice info

i need it

我用NC-Verilog的时候遇见了这样个问题，不知道有没有可以帮我一把，谢了！

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