BUCK型DCDC怎么仿真环路稳定性？
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各位大侠好，小弟最近在spectre下做一个BUCK IC电路，由于有logic电路，所以关于系统环路稳定性这里仿真是一窍不通，不知道大家都是怎么处理的?
怎么没人搭理我，自己顶起！
仿真的时候logic要去掉，保留最简电路
转换成小信号分析建模。可参考一些论文和Ridley论文
先手算，再用simplis搭系统跑小信号，最后在cadance里用verilogA做系统。然后再做电路，这是我的方式。
同意5楼的方法
Thanks for sharing..
simplis 足够了吧， 而且小编已经有电路了，代进去仿真看margin够不够就行了
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