ESD Implant 层与SAB层 对mos导通电阻会有较大影响吗？
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我在仿真一个SMIC提供的GPIO的transition时间，输出级器件nmos比普通nmos多了两层mask——ESD Implant与SAB，然后仿真出来的transition时间比SMIC提供的LIB文件里面的数据少了将近一半。（后仿真，仿真模型用的是普通nmos model没有考虑ESD Implant与SAB，SMIC没有提供ESD device的model）
我想SAB其实增加的阻抗比较小（相比起导通电阻）可以忽略。
那么ESD implant会有较大影响吗?
另外，pmos管仿真出来也快了很多，PMOS管并没有ESD implant层。
我主要目的是要将自己做的IO做出一个LIB文件，所以我想知道正确的仿真方法。谢谢了~
我想SAB其实增加的阻抗比较小（相比起导通电阻）可以忽略。
那么ESD implant会有较大影响吗?
另外，pmos管仿真出来也快了很多，PMOS管并没有ESD implant层。
我主要目的是要将自己做的IO做出一个LIB文件，所以我想知道正确的仿真方法。谢谢了~
这跟是不是esd器件，多不多两层mask没有太大关系。
个人觉得会有影响。而且这时候不能光考虑MOS的沟道情况，还要考虑整个MOS的寄生参数的改变对导通电阻的影响。ESD注入和SAB对MOS的结构改变还蛮大的。
对于导通电阻有一定影响！
这个PMOS用不到，只有NMOS才有
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