Ultrasim Verilog 仿真问题
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我按照Ultrasim Verilog User Guide中第30页的Usim_Verilog指导以及UsimVerilog_tut.pdf进行操作，对其给的例子进行仿真。
主要出现两个问题：
1.
hierarchy editor窗口右上角的plug in中没有UltraSim选项，
2. 仿真以后报错：Verilog-XL Excutable ‘verilog.vmx’ cannot be located from $PATH，但是不知道$PATH在哪里找。
请达人们给点建议，谢谢！
直接在ADE里选仿真器就可以了
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