内部迟滞比较器设计误差

请问各位先进,就是我使用内部迟滞比较器设计侦测输入HI/LO threshold的功能,而内部迟滞比较器的正端为输入讯号,负端为参考电压(是利用LDO经分压电阻产生的)目前遇到一个问题,设计完的HI/LO threshold与hysteresis皆符合SPEC,但实际量测出来HI/LO threshold却shift 60mV, hysteresis 也增加想请问会是有什么因素才会得到这样结果?

工艺漂移和温度变化都会导致这样的结果。你在设计的时候就应该跑全Corner看看hysteresis会cover哪些区域。

   PVT 我在设计时都有考虑,但变异程度皆没量测时这么大

你的ldo的out有没有接出的pad，有的话测一下阈值的变化是不是电压的漂移引起的。
hysteresis的增大有多大?比仿真cover的区间大多少?

回复4# hszgl
LDO还满稳的,电压量测大约与设计变化2.2%.
设计在5个corner,25 degree C:VH Threshold=363~367mV,VL Threshold=278~290mV,迟滞约80mV;而实际量测到的大部分约VH Threshold=42X mV,VL Threshold=33X mV,也就是实际量测到的比设计大约Threshold 50~60mV,迟滞约大10~20mV.

Threshold 会因VOS而产生这样结果吗?还是说内部迟滞比较器本身就不具准确性?还是量测的手法问题?

迟滞区间向一个方向移动，应该是vref的漂移的影响，参考电位漂了hysteresis也会受影响。但是2.2%的偏差应该不会影响那么大，可能是其他寄生参数导致。测试时温度是25度么?最近比较热。

   应该说我在设计时已经有考虑-40~150degree C了,但变异没很大

    你就测了一片?还是这一批都这样子?

   60PCS测5PCS

    这五片都一样?那可能是工艺参数漂了或者寄生影响，能不能要到pcm的数据?对照一下。

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