import verilog文件可以直接生成cell吗？

我看教程上都是先新建verilog cell，再导入生成symbol，或者是先新建symbol再修改verilog；
如果是一个已写好的verilog.v文件，是否可以直接导入生成functional和symbol呢?因为cdl和gds都是
可以的，为什么verilog不行呢?

不知道你的问题解决了吗，可以导入的。

    请讲解一下具体步骤

不知道你用的什么tool，如果是Cadence，在CIW界面，File→Import→Verilog.弹出Verilog In对话框，
Target Library 即想将.v导入的Library
Reference Library默认即可
Verilog File To Import为准备好的.v文件
Import Structural Modual As 选择Founctional
Verilog cell module 可以选择Import/Creat Symbol Only/Import As Founctional
点ok应该就可以了。
如果只出现Top层，底层为空，就将底层的Standard Cell先导入上面的Target Library，再做上面操作。

    按照你的指引，ok，非常感谢！另外，我用的是ic5141 usr6，还有2个问题
1）仿真生成netlist的时候有一个warning，文件ncvlog.log的内容是：
ncvlog: *W,DLNOHV: Unable to find an 'hdl.var' file to load in.
TOOL: ncvlog 05.50-E115: Started on Feb 17, 2012 at 19:45:29 HKT
ncvlog
    -use5x
    -ESCAPEDNAME
    -work __nclib
    -view module
    -logfile ncvlog.log
    -cdslib /tmp/ihdl_cdsliba2837_2837
    -messages
    -nostdout
    -nocopyright
    /home/lgy/a/verilog.v
file: /home/lgy/a/verilog.v
module __nclib.NAND:module
  errors: 0, warnings: 0
Total errors/warnings found outside modules and primitives:
  errors: 0, warnings: 1
TOOL: ncvlog 05.50-E115: Exiting on Feb 17, 2012 at 19:45:29 HKT  (total: 00:00:00)
文件verilogIn.log的内容是：
@(#)$CDS: ihdl.exe version 5.1.0 10/28/2008 10:23 (cicln03) $  Fri Feb 17 19:45:29 2012
VerilogIn: *W,26: Library (sample) not initialised in the database.
Checked in symbol NAND
Checked in functional view NAND. Complex Continuous Assignment found
End of Logfile.

2）仿真最后出错提示找不到verilog.vmx，看来需要安装LDV5.1，如果我安装IUS9.1是否可以?

        可以了，是cadence软件有点儿问题。

    Import Structural Modules As 选项中，functional 和 schematic and functional 有什么区别?

有区别的。选择Schematic and founctional会比只选founctional多生成一个Schematic，前提是你的Target Library里有基本单元cell的symbol。

可以生成

大神，我按照你说的方法，只是生成了symbol和functional，但是生成schematic时候只是生成了pin，而没有内部电路，我这种情况是因为库里没有基本单元还是什么原因?是否在import时候还有哪些条件没有设置正确?请帮帮忙哈

各位大神，问下verilogin的v文件是hdl文件还是netlist文件?我选择的是hdl文件，所以最终没有生成schematic文件，而只是有symbol和functional。请做过的大神给个提示哈~非常感谢！

怎么解决的，急需步骤?

生成的shematic里面都有两倍的东西。
就是，里面会有一半正确的连线，一半没有连线，全部浮空。也就是这一半是多余的。
这个是哪里的问题。有没有人帮忙解决下问题。

    有人能给出完整方案么?

any proper way to solve this prob ?

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