pll设置为小数分频时,测试的PGA的噪低比pll设置为整数分频时高20dB
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pll设置为小数分频模式时,测试的PGA的噪底比pll设置为整数分频模式时高20dB,请问是什么原因
无头无脑，莫名其妙
看了半天不知道说的是啥！
问题描述很成问题
不错 学习一下
思维广度不够吧.我说的是测试链路的时候,RX和PLL同时开，PLL开在小数模式跟整数模式相比，RX测试的噪底恶化了20dB.目前看是mash模块的数字信号高次谐波衬底耦合到RX前端的可能性比较大
小数分频时钟不干净吧，然后mixing 到adc 采样了
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