请教各位大大bandgap流片之后同一个晶圆上的芯片的绝对值误差是多少

小弟做了一个共源共栅结构的无运放的带隙基准，给LDO做参考用的。流片出来LDO的误差在3.3V的10%以上，也就是有的片子低于3.0V，甚至有的在2.8V。由于带隙没有引出测试脚，这里推断是带隙出了问题，因为我的LDO环路增益感觉是没问题的。所以这里问一下各位有流片经验的大大你们出来的带隙同一个晶圆上的绝对值误差是多少（都在常温下）?谢谢了

这个从理论上来讲，好的工艺线出来的结果分布较好，6sigma的范围大概为3％～～

应该留有trimming码的，不过你这个误差的确有点大了。

看用啥工艺， CSMC差一些的工艺，即使是带运放的bg，偏差也会到+/-5%，别说不带运放的了。
查查该工艺的mismatch参数，结合电路结构可以计算出offset

这么大的误差，如果推测是bandgap的问题，可以比对一下monte carlo的结果看看。
不过最好还是开盖用探针直接测一下bandgap最直接，就是测试费用贵一点而已。

共源共栅结构的bandgap因为抑制能力不高，PSRR和温漂没带运放的好，曾经调过一个二级运放的bandgap，发现温漂老不太理想，最后才发现是gain不够。
小编情况的话，我猜测还是匹配出了问题，由于失配而影响这个bandgap的精度的管子有两对，一对是靠近VDD的PMOS镜像管，另外一对是产生delta VT的NMOS管，而且这对NMOS管可能还是衬底接地的。
小编能说下上面这两对管子的尺寸是多大吗，不会只分配了几十um^2的面积吧?

    确实我分配的P管的尺寸是32u/1u的，N管是16u/1u的，真的是面积太小导致的失配吗?

    衬底确实是接地的

    因为精度要求不高所以就没trimming，本来想想10%以内也是可以接受的

应该是的，这个测试结果是和仿真吻合的，只是漏了蒙特卡洛仿真。
如果是0.5um的管子，L通常取2u以上

    强人啊，看了之后自己也学了很多！
受教受教！

0.5um 流片回来30几片最高和最低偏差7%，没有带运放的带隙结构，不知带运放的效果会不会更好。

    衬底不接地还能接哪儿?

有的标准CMOS工艺包括PWELL，NMOS衬底可以不接地

很容易可以做到5%以內

这个赞成

我估计你这个L太小了，导致那个共源共栅增益太低，这里可能会有比较大的影响，一般你应该能看到两个BJT的 delta Vce在1mV以内。
    我测试的发现+/- 3%， 95%的测试d结果。

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