无SHA的 pipeline ADC 时序问题
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对于SHAless的 的流水线 ADCMDAC和 sub ADC 之间采样信号的时间差，等于在sub ADC上引入了电压失调。
我仿真时，这种失调挺大的，导致MDAC的输出超出了量程（假设为1），这样肯定不行的。
所以，请教下各位高手，前仿真时，我需要去调整MDAC 和 Sub ADC的采样开关信号的时间差，让他们对齐吗?
还是我先不管，在版图画完之后再去调整?
发现，这两个开关信号的时间差 在 SHA less 的ADC中的影响太大了，大家都是怎么去考虑的呢?
谢谢
我仿真时，这种失调挺大的，导致MDAC的输出超出了量程（假设为1），这样肯定不行的。
所以，请教下各位高手，前仿真时，我需要去调整MDAC 和 Sub ADC的采样开关信号的时间差，让他们对齐吗?
还是我先不管，在版图画完之后再去调整?
发现，这两个开关信号的时间差 在 SHA less 的ADC中的影响太大了，大家都是怎么去考虑的呢?
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