hsim 仿真adpll

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大家好，
我在用hsim仿真一个ADPLL，DCO是transister level的，其他的模块都是用verilog-A写的module，ref的clk是100M~150M
1.我在spetre里边仿真是没有问题的，无论在哪个ref clk都能锁定
2. 我在hsim里边去仿，在100M到120M也是ok的，但是好过120M的时候，pll依然可以settle，但是settling point就不对了，就是120M的点，好像是clk的频率有个最大值一样，但是我单独仿真DCO的时候和spetre基本一样，仿真输出频率也可以超过120M的
3. 我的hsim analog=2 hsim speed=4，是不是我哪里的设置有问题
求教啊！